| 主权项 |
1.一种多重状态互补式快闪记忆胞结构,包括:一第一第一型离子掺杂区,作为一井区;一第二型离子掺杂区,位于该第一第一型离子掺杂区表面处,作为一源极;一第二第一型离子掺杂区,位于该第一第一型离子掺杂区表面处,并以一距离与该源极相邻,作为一汲极;一堆叠闸,覆盖该源极与该汲极间之该井区表面;以及一浮置掺杂区,位于该汲极周围并延伸至该源极与该汲极间之该井区表面处与该堆叠闸耦接,该浮置掺杂区之电性与该源极相同,且该浮置掺杂区介于该井区与该汲极之间。2.如申请专利范围第1项所述之多重状态互补式快闪记忆胞结构,其中该井区系P型。3.如申请专利范围第2项所述之多重状态互补式快闪记忆胞结构,其中该井区系掺杂第三族元素。4.如申请专利范围第1项所述之多重状态互补式快闪记忆胞结构,其中该源极系N型。5.如申请专利范围第4项所述之多重状态互补式快闪记忆胞结构,其中该源极系掺杂第五族元素。6.如申请专利范围第1项所述之多重状态互补式快闪记忆胞结构,其中该井区系掺杂硼。7.如申请专利范围第6项所述之多重状态互补式快闪记忆胞结构,其中该汲极系掺杂第三族元素。8.如申请专利范围第1项所述之多重状态互补式快闪记忆胞结构,其中该汲极之离子掺杂浓度高于该井区之离子掺杂浓度。9.如申请专利范围第1项所述之多重状态互补式快闪记忆胞结构,其中该源极之离子掺杂浓度高于该浮置掺杂区之离子掺杂浓度。10.如申请专利范围第1项所述之多重状态互补式快闪记忆胞结构,其中该堆叠闸包括一控制闸与一浮置闸,且该浮置闸介于该控制闸与该井区表面之间。11.一种多重状态互补式快闪记忆胞的制作方法,用以将该互补式快闪记忆胞架构于一井区处,该多重状态互补式快闪记忆胞的制作方法包括下列步骤:于该井区表面上形成一堆叠闸;形成一第一掺杂区,该第一掺杂区位于该井区表面处并与该堆叠闸之一侧相邻,且该第一掺杂区之电性与该井区不同;形成一第二掺杂区,该第二掺杂区位于该第一掺杂区表面处,且该第二掺杂区之电性与该井区相同,以作为该互补式快闪记忆胞之一汲极;以及形成一第三掺杂区,该第三掺杂区位于该井区表面处并与该堆叠闸之另一侧相邻,且该第三掺杂区之电性与该井区不同,以作为该互补式快闪记忆胞之一源极。12.如申请专利范围第11项所述之多重状态互补式快闪记忆胞的制作方法,其中该堆叠闸包括一控制闸与一浮置闸。13.如申请专利范围第12项所述之多重状态互补式快闪记忆胞的制作方法,其中该堆叠闸之形成步骤更包括:形成一隧穿氧化层覆盖于该井区表面;形成一第一多晶矽层覆盖于该隧穿氧化层表面;定义该第一多晶矽层,以成为该浮置闸;形成一介电层覆盖于该浮置闸表面;形成一第二多晶矽层覆盖于该介电层表面;以及定义该第二多晶矽层,以成为该控制闸。14.如申请专利范围第11项所述之多重状态互补式快闪记忆胞的制作方法,其中该井区系P型。15.如申请专利范围第14项所述之多重状态互补式快闪记忆胞的制作方法,其中该井区系掺杂第三族元素。16.如申请专利范围第11项所述之多重状态互补式快闪记忆胞的制作方法,其中该源极系N型。17.如申请专利范围第16项所述之多重状态互补式快闪记忆胞的制作方法,其中该源极系掺杂第五族元素。18.如申请专利范围第11项所述之多重状态互补式快闪记忆胞的制作方法,其中该井区系掺杂硼。19.如申请专利范围第18项所述之多重状态互补式快闪记忆胞的制作方法,其中该汲极系掺杂第三族元素。20.如申请专利范围第11项所述之多重状态互补式快闪记忆胞的制作方法,其中该汲极之离子掺杂浓度高于该井区之离子掺杂浓度。21.如申请专利范围第11项所述之多重状态互补式快闪记忆胞的制作方法,其中该源极之离子掺杂浓度高于该浮置掺杂区之离子掺杂浓度。22.一种多重状态互补式快闪记忆胞的制作方法,用以将该互补式快闪记忆胞架构于一井区处,该多重状态互补式快闪记忆胞的制作方法包括下列步骤:于该井区表面上形成一堆叠闸,其中,该堆叠闸之形成步骤更包括:形成一隧穿氧化层覆盖于该井区表面;形成一第一多晶矽层覆盖于该隧穿氧化层表面;定义该第一多晶矽层,以成为一浮置闸;形成一介电层覆盖于该浮置闸表面;形成一第二多晶矽层覆盖于该介电层表面;以及定义该第二多晶矽层,以成为一控制闸;形成一第一掺杂区,该第一掺杂区位于该井区表面处并与该堆叠闸之一侧相邻,且该第一掺杂区之电性与该井区不同;形成一第二掺杂区,该第二掺杂区位于该第一掺杂区表面处,且该第二掺杂区之电性与该井区相同,以作为该互补式快闪记忆胞之一汲极;以及形成一第三掺杂区,该第三掺杂区位于该井区表面处并与该堆叠闸之另一侧相邻,且该第三掺杂区之电性与该井区不同,以作为该互补式快闪记忆胞之一源极。23.如申请专利范围第22项所述之多重状态互补式快闪记忆胞的制作方法,其中该井区系P型。24.如申请专利范围第23项所述之多重状态互补式快闪记忆胞的制作方法,其中该井区系掺杂第三族元素。25.如申请专利范围第22项所述之多重状态互补式快闪记忆胞的制作方法,其中该源极系N型。26.如申请专利范围第25项所述之多重状态互补式快闪记忆胞的制作方法,其中该源极系掺杂第五族元素。27.如申请专利范围第22项所述之多重状态互补式快闪记忆胞的制作方法,其中该井区系掺杂硼。28.如申请专利范围第27项所述之多重状态互补式快闪记忆胞的制作方法,其中该汲极系掺杂第三族元素。29.如申请专利范围第22项所述之多重状态互补式快闪记忆胞的制作方法,其中该汲极之离子掺杂浓度高于该井区之离子掺杂浓度。30.如申请专利范围第22项所述之多重状态互补式快闪记忆胞的制作方法,其中该源极之离子掺杂浓度高于该浮置掺杂区之离子掺杂浓度。31.一种多重状态互补式快闪记忆胞的操作方法,该多重状态互补式快闪记忆胞系架构于一井区表面处且具有一控制闸、一源极与一汲极,并分别对该井区、该控制闸、该源极与该汲极施加一井区电压、一字元线电压、一源极线电压与一位元线电压,该互补式快闪记忆胞的操作方法包括下列步骤:执行一抹除操作时,该字元线电压系一低准位电压,该源极线电压与该井区电压较该低准位电压为高,该汲极则保持浮接状态。32.如申请专利范围第31项所述之多重状态互补式快闪记忆胞的操作方法,其中该低准位电压系-10伏特,该源极线电压与该井区电压系8伏特。33.一种多重状态互补式快闪记忆胞的操作方法,该多重状态互补式快闪记忆胞系架构于一井区表面处且具有一控制闸、一源极与一汲极,并分别对该井区、该控制闸、该源极与该汲极施加一井区电压、一字元线电压、一源极线电压与一位元线电压,该多重状态互补式快闪记忆胞的操作方法包括下列步骤:执行一读取操作时,该源极线电压与该井区电压系一低准位电压,该位元线电压高于该低准位电压,且该字元线电压高于该位元线电压。34.如申请专利范围第33项所述之多重状态互补式快闪记忆胞的操作方法,其中该源极线电压与该井区电压系0伏特,该位元线电压系1伏特,该字元线电压系3-5伏特。35.一种多重状态互补式快闪记忆胞的操作方法,该多重状态互补式快闪记忆胞系架构于一井区表面处且具有一控制闸、一源极与一汲极,并分别对该井区、该控制闸、该源极与该汲极施加一井区电压、一字元线电压、一源极线电压与一位元线电压,该多重状态互补式快闪记忆胞的操作方法包括下列步骤:执行一编码程序时,该井区电压系接地,该位元线电压系一低准位电压,该源极线电压高于该低准位电压,且该字元线电压高于该源极线电压与该井区电压。36.如申请专利范围第35项所述之多重状态互补式快闪记忆胞的操作方法,其中该源极线电压系0-3伏特,该井区电压系0伏特,该位元线电压系-6--3伏特,该字元线电压系8-10伏特。37.一种多重状态互补式快闪记忆胞的操作方法,该多重状态互补式快闪记忆胞系架构于一井区表面处且具有一控制闸、一源极与一汲极,并分别对该源极与该汲极施加一源极线电压与一位元线电压,该多重状态互补式快闪记忆胞的操作方法包括一多重状态编码程序,该多重状态编码程序包括下列步骤:将该井区接地;于该控制闸施加一程式电压脉冲,该程式电压脉冲系8-10伏特;以及于该控制闸施加一放电电压脉冲,该放电电压脉冲系-5-0伏特,该程式电压脉冲与该放电电压脉冲之连续组合得令该位元线电压放电至该井区之电位,达到一自我收敛状态。38.一种多重状态互补式快闪记忆胞的操作方法,该多重状态互补式快闪记忆胞系架构于一井区表面处且具有一控制闸、一源极与一汲极,并分别对该源极与该汲极施加一源极线电压与一位元线电压,该多重状态互补式快闪记忆胞的操作方法包括一多重状态编码程序,该多重状态编码程序包括下列步骤:将该井区接地;于该控制闸施加一程式电压脉冲,该程式电压脉冲系8-10伏特;以及于该控制闸施加一放电电压脉冲,该放电电压脉冲系-5--4伏特,该程式电压脉冲与该放电电压脉冲之连续组合得令该位元线电压放电至该井区之电位,达到第一自我收敛状态。39.一种多重状态互补式快闪记忆胞的操作方法,该多重状态互补式快闪记忆胞系架构于一井区表面处且具有一控制闸、一源极与一汲极,并分别对该源极与该汲极施加一源极线电压与一位元线电压,该多重状态互补式快闪记忆胞的操作方法包括一多重状态编码程序,该多重状态编码程序包括下列步骤:将该井区接地;于该控制闸施加一程式电压脉冲,该程式电压脉冲系8-10伏特;以及于该控制闸施加一放电电压脉冲,该放电电压脉冲系-3.5--2.5伏特,该程式电压脉冲与该放电电压脉冲之连续组合得令该位元线电压放电至该井区之电位,达到第二自我收敛状态。40.一种多重状态互补式快闪记忆胞的操作方法,该多重状态互补式快闪记忆胞系架构于一井区表面处且具有一控制闸、一源极与一汲极,并分别对该源极与该汲极施加一源极线电压与一位元线电压,该多重状态互补式快闪记忆胞的操作方法包括一多重状态编码程序,该多重状态编码程序包括下列步骤:将该井区接地;于该控制闸施加一程式电压脉冲,该程式电压脉冲系8-10伏特;以及于该控制闸施加一放电电压脉冲,该放电电压脉冲系-2--1伏特,该程式电压脉冲与该放电电压脉衡之连续组合得令该位元线电压放电至该井区之电位,达到第三自我收敛状态。图式简单说明:第一图绘示习知的一种AND型快闪记忆体;第二图绘示依照本发明之一较佳实施例,所提供的一种多重状态互补式快闪记忆胞结构图;第三图A至第三图E绘示对应第二图所示之互补式快闪记忆胞结构,所提供之一种多重状态互补式快闪记忆胞的制作方法;第四图绘示依照第二图所提供之多重状态互补式快闪记忆胞结构,所产生的寄生电路图;以及第五图(1)-第五图(4)系用以说明利用本发明之多重状态互补式快闪记忆胞之操作方法。 |
