| 摘要 |
<p>본 발명은 커패시터의 하부 전하저장 전극을 거친 표면을 갖는 금속계열을 이용하여 셀 커패시턴스를 증대시키도록 한 것을 특징으로 하는 반도체장치의 커패시터 제조방법에 관한 것으로서, 반도체기판(10)의 활성영역에 캐패시터 콘택홀을 형성하는 단계와, 캐패시터 콘택홀을 매립하여 콘택전극(20)을 형성하는 단계와, 결과물 전면에 텅스텐 실리사이드막(30)을 형성한 후, MPS돌기(40)을 형성하는 단계와, MPS돌기(40)을 마스크로 텅스텐 실리사이드막(30)을 식각하는 단계와, 텅스텐 실리사이드막(30)을 식각한 후 MPS돌기(40)을 제거하는 단계와, 하부전극 마스크를 통해 하부전극을 패터닝하는 단계와, 하부전극을 패터닝한 다음 유전체막을 형성한 후 상부전극을 형성하는 단계를 포함하여 이루어져 셀 커패시턴스를 증대시키게 된다.</p> |
