| 主权项 |
1.一种使用于一半导体记忆体装置中之熔丝配置 电路,包括: 一测试模式致能确认部,用以通知是否已致能一测 试模式;以及 一熔丝组,用以在该测试模式且无论已去除或未去 除一熔丝之情况中使用来自该测试模式致能确认 部之输出来提供一固定信号。 2.一种使用于一半导体记忆体装置中之熔丝配置 电路,包括: 一测试模式致能确认部,用以通知是否已致能一测 试模式; 复数个熔丝组,用以在该测试模式且无论已去除或 未去除一熔丝之情况中使用来自该测试模式致能 确认部之输出来提供复数个固定信号;以及 一解码器,用以输入及解码来自该复数个熔丝组之 输出。 3.如申请专利范围第1项之熔丝配置电路,其中如果 以并列方式所输入之复数个测试模式信号指示测 试模式,则该测试模式致能确认部输出一第一信号 ,以及如果该复数个测试模式信号并非表示测试模 式,则该测试模式致能确认部输出一第二信号。 4.如申请专利范围第3项之熔丝配置电路,其中该测 试模式致能确认部包括: 一测试模式识别器,用以在致能至少一测试模式信 号时输出一接地电压; 一锁存器,用以锁存来自该测试模式识别器之输出 ;以及 一反向器,用以反向来自该锁存器之输出。 5.如申请专利范围第4项之熔丝配置电路,其中该测 试模式识别器包括: 一反或闸,用以输入该复数个测试模式信号; 一反向器,用以反向来自该反或闸之输出; 一PMOS电晶体,该PMOS电晶体之闸极连接至该反向器 之输出线及源极耦接至一供应电压;以及 复数个NMOS电晶体,该复数个NMOS电晶体之闸极使用 该复数个测试模式信号做为控制信号及汲极以并 列方式耦接至该PMOS电晶体之汲极。 6.如申请专利范围第4项之熔丝配置电路,其中该锁 存器包括复数个以并联及反方向方式连接之反向 器。 7.如申请专利范围第1项之熔丝配置电路,其中该熔 丝组包括: 一熔丝,用以在该测试模式且无论已去除或未去除 一熔丝之情况中使用来自该测试模式致能确认部 之一测试模式致能阻止信号来输出一固定信号;以 及 一比较器,用以比较该测试模式信号与来自该熔丝 之输出,藉此在正常操作情况中依据该熔丝之存在 或不存在来输出不同逻辑信号。 8.如申请专利范围第7项之熔丝配置电路,其中该熔 丝包括: 一PMOS电晶体,该PMOS电晶体之闸极使用该测试模式 致能阻止信号做为控制信号及源极连接至一供应 电压; 一第一NMOS电晶体,该第一NMOS电晶体之闸极使用一 导通信号做为控制信号,汲极以并列方式连接至该 PMOS之汲极及源极耦接至一来源电压; 一熔丝,该熔丝之一端耦接至一供应电压及另一端 连接至PMOS电晶体之汲极; 一反向器,用以输入来自该PMOS电晶体之汲极侧的 输出;以及 一第二NMOS电晶体,在正常操作情况中该第二NMOS电 晶体之闸极使用该反向器之输出做为控制信号,以 将该反向器之输入维持在该接地电压。 9.如申请专利范围第7项之熔丝配置电路,其中该比 较器包括: 一反或闸,用以输入来自该熔丝之输出及该测试模 式信号;以及 一反向器,用以反向来自该反或闸之输出。 10.一种使用于一半导体记忆体装置中之熔丝配置 方法,包括下列步骤: (1)依据复数个测试模式信号是否指示测试模式来 发出一具有一第一或第二逻辑状态之测试模式致 能阻止信号; (2)在该测试模式且无论已去除或未去除一熔丝之 情况中使用该测试模式致能阻止信号来提供一固 定信号;以及 (3)藉由比较任何一测试模式信号与该步骤(2)所获 得之输出以在正常操作情况中依据该烙丝之存在 或不存在产生一不同逻辑状态。 图式简单说明: 第1图显示依据习知技艺在一测试模式中一具有一 熔丝组之电路图; 第2图显示依据本发明在一测试模式中一具有一熔 丝组之电路图; 第3图描述第2图所示之测试模式致能确认部230之 一详细电路图;以及 第4图呈现第2图所示之熔丝组210a之详细电路图。 |
