矩阵因式分解硬件加速器及相应的方法、集成电路和显示驱动器

摘要

本发明提出了一种矩阵因式分解硬件加速器，用于确定当相乘时逼近目标矩阵的一对因式矩阵，包括：输入端；第一和第二因式矩阵存储器；处理器块矩阵；以及控制电路，用于控制将数据从所述输入端写入所述处理器块矩阵的所述处理器存储块中，控制从所述第一和第二因式矩阵存储器中读取数据，以提供给所述处理器块矩阵，以及控制将从所述结果数据输出端得到的数据写回至所述第一和第二因式矩阵存储器，以执行所述矩阵因式分解。本发明还提出了一种用于矩阵因式分解的集成电路IC、一种包括该矩阵因式分解硬件加速器的OLED显示驱动器和使用该矩阵因式分解硬件加速器对非负矩阵因式分解NMF因式分解进行硬件加速的方法。

主权项

一种矩阵因式分解硬件加速器，用于确定当相乘时逼近目标矩阵的一对因式矩阵(R；C)，所述硬件加速器包括：输入端，用于接收表示所述目标矩阵的输入数据矩阵；第一因式矩阵存储器，用于存储第一因式矩阵R的行和列数据，所述第一因式矩阵存储器具有多个第一数据总线，每个第一数据总线都与所述第一因式矩阵存储器的相应块相关联，用于访问存储在所述相应块中的第一因式矩阵列数据；第二因式矩阵存储器，用于存储第二因式矩阵C的行和列数据，所述第二因式矩阵存储器具有多个第二数据总线，每个第二数据总线都与所述第二因式矩阵存储器的相应块相关联，用于访问存储在所述相应块中的第二因式矩阵行数据；处理器块矩阵，每个处理器块均具有：与所述第一数据总线之一耦合的第一处理器块数据总线，与所述第二数据总线之一耦合的第二处理器块数据总线，以及结果数据输出端；处理器存储块，用于存储表示所述一对因式矩阵的乘积和所述目标矩阵之间的差的矩阵Q的一部分；以及数据处理器，包括至少一个乘加单元，其中所述乘加单元包括与加法器耦合的乘法器，所述数据处理器具有与所述处理器存储块耦合的第一输入端，以及与所述第一和第二处理器块数据总线之一或二者耦合的第二输入端，并具有与所述结果数据输出端耦合的输出端；以及控制电路，用于控制将数据从所述输入端写入所述处理器块矩阵的所述处理器存储块中，控制从所述第一和第二因式矩阵存储器中读取数据，以提供给所述处理器块矩阵，以及控制将从所述结果数据输出端得到的数据写回至所述第一和第二因式矩阵存储器，以执行所述矩阵因式分解，其中所述矩阵因式分解包括非负矩阵因式分解NMF。