抗NBTI效应的CMOS数字逻辑门电路结构

摘要

本实用新型公开抗NBTI效应的CMOS数字逻辑门电路结构，即在原CMOS数字逻辑门电路中的输入节点和PMOS管的栅极之间引入一个源极跟随器NMOS管和一个电流源负载NMOS管形成的支路，其中源极跟随器NMOS管的漏极与电源相连，栅极接逻辑门电路中输入节点，源极与所述PMOS管的栅极相连；电流源负载NMOS管源极接地，栅极与电源相连，漏极与所述PMOS管的栅极相连。在源随器的作用下，PMOS器件的负栅压减小，NBTI效应减弱，PMOS器件阈值电压的漂移量和逻辑门电路的电路延迟随之减小。本实用新型可实现正常的逻辑功能下，受到NBTI效应的影响最小，从而提高CMOS数字集成电路抗NBTI效应的能力。

主权项

抗NBTI效应的CMOS数字逻辑门电路结构，包括原CMOS数字逻辑门电路，其特征是在原CMOS数字逻辑门电路中的输入节点和PMOS管的栅极之间设有由一个源极跟随器NMOS管和一个电流源负载NMOS管形成的支路，其中源极跟随器NMOS管的漏极与电源相连，栅极接逻辑门电路中输入节点，源极与所述PMOS管的栅极相连；电流源负载NMOS管源极接地，栅极与电源相连，漏极与所述PMOS管的栅极相连。