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一种半导体装置，具有包含以记忆既定量资料之复数个记忆单元的复数个记忆单元块，其特征在于：各自之前述记忆单元块系以可对预定之位址输入来将为了输出所要之逻辑值之真值表资料予以记忆于其记忆单元，而做为逻辑电路来动作般地被构成；前述记忆单元块系输入数以及输出数为3个以上；前述记忆单元块之间系以可将来自1个记忆单元块之3个以上之输出予以输入至3个以上之其他记忆单元块般地予以连接；复数个前述记忆单元块系各自做成同样大小之长方形状，以从阵列状之配置至少错开一部分予以配置，而执行着前述记忆单元块之间的连接。一种半导体装置，具有包含以记忆既定量资料之复数个记忆单元的复数个记忆单元块，其特征在于：各自之前述记忆单元块系以可对预定之位址输入来将为了输出所要之逻辑值之真值表资料予以记忆于其记忆单元，而做为逻辑电路来动作般地被构成；前述记忆单元块系输入数以及输出数为3个以上；前述记忆单元块之间系以可将来自1个记忆单元块之3个以上之输出予以输入至3个以上之其他记忆单元块般地予以连接；前述记忆单元块系于其内部包含2个读出位址解码器；前述记忆单元系以对应于前述2个读出位址解码器而含有2条读出字元线，于其2条读出字元线之两方电压为已被施加之场合时，此时保持着之资料为从读出资料线被读出。如申请专利范围第1或2项之半导体装置，其中，进而包含：写入位址解码器，与复数个前述记忆单元块相连接，并指定关于复数个记忆单元块及其内部之前述记忆单元的x位址；及写入/读出电路，与复数个前述记忆单元块相连接，并指定关于复数个记忆单元块及其内部之前述记忆单元的y位址，而对前述记忆单元来执行资料之写入；前述记忆单元系于被前述写入位址解码器与前述写入/读出电路所指定之场合时，藉由前述写入/读出电路来写入资料。如申请专利范围第1或2项所述之半导体装置，其中，于前述记忆单元块之记忆单元为尚未记忆前述真值表资料时，系以做为通常之记忆装置而动作。如申请专利范围第2项所述之半导体装置，其中，在前述记忆单元块中，做动作之前述记忆单元之区域被分成二个部份；于在前述读出位址解码器中之指定的位址选择线为已被切换时，前述做动作之记忆单元之区域为被切换，而做为2种类之逻辑电路的动作、或做为逻辑电路之动作及做为通常之记忆装置之动作里之任一动作为瞬时地被切换。如申请专利范围第1或2项所述之半导体装置，其中，于复数个前述记忆单元块里，于一部份前述记忆单元块之记忆单元所记忆之真值表资料为被覆写之场合时，根据其所覆写之真值表资料来变更动作。如申请专利范围第1或2项的半导体装置，其中，构成系统LSI；可行自我测试，且测试在前述系统LSI中之其他的逻辑电路。如申请专利范围第1或2项所述之半导体装置，其中，由已被以动作记述之C语言程式所编译。 |
