一种FPGA无竞争上电配置与重配置的互联矩阵

摘要

本发明公开了一种FPGA无竞争上电配置与重配置的互联矩阵，包括PIPS输入点、PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器。所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连。所述逻辑输入控制器和三态输入控制器的输出在使能信号的控制下打开或关闭。采用本发明解决了SRAM型FPGA上电、配置和重配置过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。

主权项

一种FPGA无竞争上电配置与重配置的互联矩阵，其特征在于包括：PIPS输入点、PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器，所述PIPS输入点具有1个输入端口和3个输出端口，所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点具有1个输出端口和3个双向输入输出端口，所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连；所述PIPS双向点具有4个双向输入输出端口，在所述互联矩阵中，每个PIPS输入点与PIPS输出点通过输入端口、输出端口直接相连或通过PIPS双向点的双向输入输出端口相连；所述逻辑输入控制器由一个反相器和一个与非门组成，具有两个输入端与一个输出端；反相器的输入端为逻辑输入控制器的一个输入端，反相器的输出端与与非门的一个输入端相连；与非门的另一个输入端为逻辑输入控制器的一个输入端，与非门的输出端为逻辑输入控制器的输出端；逻辑输入控制器的两个输入端分别与逻辑模块的输出端和使能信号相连，一个输出端与PIPS输入点的输入端相连；所述三态输入控制器由或门、NMOS管和PMOS管组成，也具有两个输入端与一个输出端，一个输入端与使能信号相连，另一个输入端与电源或地相连；一个输出端与PIPS输入点的输入端相连；在上电、配置时，在逻辑模块未完成配置完成前，所述逻辑输入控制器利用使能信号关闭与逻辑模块对应相连的输入端，所述三态输入控制器利用使能信号打开电源或地的输入信号；在FPGA配置完毕后，三态输入控制器再利用相连的使能信号关闭与三态输入控制器对应相连的电源或地的输入信号，然后，依次有效逻辑输入控制器相连的使能信号，逻辑输入控制器的输入端依次打开，所述互联矩阵进入使用状态，在重配置时，依次无效逻辑输入控制器相连的使能信号，最后所述三态输入控制器利用使能信号打开对应相连的电源或地的输入信号；所述互联矩阵进入重配置状态。