一种基于带权重延迟链的数字50%占空比调节电路

摘要

许多高频集成电路都要求50%的时钟信号占空比，但是锁相环直接输出的时钟信号的占空比往往偏离50%较大，因此需要专门的占空比调节电路来对时钟信号的占空比进行调节。占空比调节电路主要可以分为模拟方式的占空比调节电路和数字方式的占空比调节电路。本发明公开了一种基于带权重延迟链的快速高精度50%数字占空比调节电路，能够显著加快调节时间，同时可以提高调节精度。本发明中的电路由二分频器、带权重延迟链1、带权重延迟链2、Buffer、异或门、D触发器、锁定检测逻辑和双向计数器组成。

主权项

1.一种占空比调节电路，包含一个二分频器、两个带权重延迟链、一个异或门、一个Buffer、一个D触发器、一个锁定检测逻辑单元和一个双向计数器，输入时钟ck_in连接到二分频器的in端、锁定检测逻辑的clk端和双向计数器的clk端，二分频器的out端分别连接到异或门的一个输入端和带权重延迟链1的in端，带权重延迟链1的out端连接到异或门的另一输入端，异或门的输出端连接到Buffer的输入端，Buffer的输出端为输出信号ck_out，ck_out连接到带权重延迟链2的in端和D触发器的D端，带权重延迟链2的out端连接到D触发器的clk端，D触发器的Q端连接到锁定检测逻辑的in端和双向计数器的端，锁定检测逻辑的out端连接到双向计数器的EN端，双向计数器的out端连接到带权重延迟链1和带权重延迟链2的ctrl[0:n]端。