| 主权项 |
一种形成一NAND快闪记忆体之方法，其包含：形成沿一第一方向和源极/汲极区域串联连接在一起之复数个记忆体单元，该复数个记忆体单元各具有一浮动闸；将该复数个记忆体单元之该等浮动闸中的若干浮动闸在一垂直于该第一方向之平面中的断面定形为L形。如请求项1之方法，其中该等浮动闸之第一交替浮动闸具有一第一方位，该等浮动闸之第二交替浮动闸具有一与该第一方位相反的第二方位。如请求项2之方法，其中该等浮动闸之该等第一交替浮动闸沿一垂直于该第一方向之第二方向之断面为L形，而该等浮动闸之该等第二交替浮动闸沿该第二方向之断面为倒L形。如请求项1之方法，其中该定形包括依据一图案移除导电浮动闸材料，将该导电浮动闸材料移除至一小于该浮动闸材料之总厚度的深度。如请求项1之方法，其中藉由沈积一多晶矽层；随后形成复数个浅渠沟隔离结构，其将该多晶矽层分成导电部分；随后依据一棋盘图案蚀刻该等导电部分；及随后将该等导电部分分成个别浮动闸，来形成浮动闸。如请求项5之方法，其进一步包含在该等导电部分上形成一介电层并在该介电层上形成一控制闸层，依据一图案使该控制闸层形成为复数个字线，该将该等导电部分分成个别浮动闸亦系依据该图案。如请求项6之方法，其中一个别字线下之浮动闸在一第一方位与一第二方位间交替。如请求项7之方法，其中浮动闸沿该第一方向在该第一方位与该第二方位间交替。一种形成快闪记忆体阵列之方法，其包含：形成一第一导电层，其横跨一基板之一表面延伸；形成复数个浅渠沟隔离结构，其在一第一方向上延伸且在一垂直于该第一方向之第二方向上分离，该复数个浅渠沟隔离结构穿过该第一导电层延伸至该基板中，藉此将该第一导电层分成复数个第一导电部分；形成复数个第二导电部分，该复数个第二导电部分覆盖该复数个第一导电部分，藉由该复数个浅渠沟隔离结构之邻接浅渠沟隔离结构在该第二方向上定义一个别第二导电部分；及部分蚀刻该复数个第二导电部分以形成窄化第二导电部分，该等窄化第二导电部分在该第二方向上系比该等第一导电部分窄，藉由一浅渠沟隔离结构在一侧上定义一窄化第二导电部分。如请求项9之方法，其进一步包含将该复数个第一导电部分及上覆窄化第二导电部分分离成复数个浮动闸，该复数个浮动闸沿一垂直于该第一方向之平面的断面具有一非对称形状。如请求项10之方法，其进一步包含形成一覆盖该复数个第二导电部分之介电层及形成一覆盖该介电层之导电控制闸层，且其中在将该复数个第一导电部分及上覆窄化第二导电部分分离成该复数个浮动闸的相同步骤中将该导电控制闸层分离成个别字线。如请求项9之方法，其中该复数个第二导电部分之部分蚀刻系在一棋盘图案中。如请求项10之方法，其中该复数个浮动闸具有沿该第一方向在一第一方位与一第二方位间交替之非对称形状。如请求项10之方法，其中该复数个浮动闸具有沿该第二方向在一第一方位与一第二方位间交替之非对称形状。如请求项10之方法，其中该复数个浮动闸具有沿该第一方向在一第一方位与一第二方位间交替且沿该第二方向在该第一方位与该第二方位间交替的非对称形状。一种NAND快闪记忆体阵列，其包含：复数个记忆体单元NAND串；一个别记忆体单元NAND串，其包含沿一第一方向和源极/汲极区域串联连接之复数个记忆体单元；及该复数个单元之一个别单元，其具有一浮动闸，该浮动闸沿一垂直于该第一方向之平面的断面为L形。如请求项16之NAND快闪记忆体阵列，其中该复数个单元之第一交替单元垂直于该第一方向之断面具有一第一方位，且该复数个单元之第二交替单元垂直于该第一方向之断面具有一第二方位，该第二方位系与该第一方位相反。如请求项17之NAND快闪记忆体阵列，其中该复数个单元之该等第一交替单元垂直于该第一方向之断面为L形，且该复数个单元之该等第二交替单元垂直于该第一方向之断面为倒L形。如请求项16之NAND快闪记忆体阵列，其中该浮动闸在该第一方向上具有一尺寸且在一垂直于该第一方向之第二方向上具有相同尺寸，该尺寸系等于一用以形成该个别单元之微影程序之最小特征大小。如请求项16之NAND快闪记忆体阵列，其中复数个字线在一垂直于该第一方向之第二方向上延伸，藉由该复数个字线之一所连接之记忆体单元形成一列，沿该列之第一交替浮动闸沿该第二方向之断面具有一第一方位，且沿该列之第二交替浮动闸沿该第二方向之断面具有一第二方位。如请求项20之NAND快闪记忆体阵列，其中第一交替浮动闸沿该第二方向之断面为L形，且第二交替浮动闸沿该第二方向之断面为倒L形。如请求项16之NAND快闪记忆体阵列，其中复数个字线在一垂直于该第一方向之第二方向上延伸，藉由该复数个字线之一所连接之记忆体单元形成一列，沿一列之浮动闸沿该第二方向之断面具有交替方位，且沿该个别串之浮动闸沿该第二方向之断面具有交替方位。如请求项16之NAND快闪记忆体阵列，其中该浮动闸包括在一垂直于该第一方向之第二方向上具有一第一尺寸的一下部部分，及在该第二方向上具有一第二尺寸的一上部部分，该第一尺寸系等于一用以形成该浮动闸之微影程序之最小特征大小，该第二尺寸系小于该第一尺寸。如请求项23之NAND快闪记忆体阵列，其中该第二尺寸系该第一尺寸之一半。如请求项23之NAND快闪记忆体阵列，其中该第二尺寸系小于该第一尺寸之一半，藉由一导电层之沈积决定该第二尺寸，该第二尺寸系独立于图案对准。一种快闪记忆体阵列，其包含：复数个记忆体单元，该复数个记忆体单元各具有一浮动闸；复数个字线，其系在一第一方向上延伸，该复数个字线覆盖该复数个浮动闸；复数个行，其系在一垂直于该第一方向之第二方向上延伸；复数个浮动闸之第一交替浮动闸，其系沿该复数个行之一个别行，其沿该第一方向之断面具有一第一方位；及该复数个浮动闸之第二交替浮动闸，其系沿该行，其沿该第一方向之断面具有一第二方位，该第二方位系与该第一方位相反，其中该复数个浮动闸之该等第一交替浮动闸及该等第二交替浮动闸于该第二方向上一起串联连接以形成一NAND串。如请求项26之快闪记忆体阵列，其中该复数个浮动闸之该等第一交替浮动闸沿该第一方向之断面为L形且该复数个浮动闸之该等第二交替浮动闸沿该第一方向之断面为倒L形。如请求项26之快闪记忆体阵列，其中该复数个记忆体单元中共用一字线之记忆体单元形成一列，沿一列之浮动闸沿该第一方向具有交替方位。如请求项28之快闪记忆体阵列，其中该复数个浮动闸之第一交替浮动闸沿该第一方向之断面为L形，该复数个浮动闸之第二交替浮动闸沿该第一方向之断面为倒L形，及沿该列之浮动闸沿该第一方向之断面为交替L形与倒L形。如请求项26之快闪记忆体阵列，其中该复数个浮动闸覆盖一闸极介电质，该复数个浮动闸之一个别浮动闸具有一与该闸极介电质接触之表面，该表面为方形，一侧尺寸系等于一用以形成该记忆体阵列之微影程序的最小特征大小。如请求项26之快闪记忆体阵列，其进一步包含在该第二方向上延伸之复数个浅渠沟隔离结构，一个别浅渠沟隔离结构在两个邻接行之间延伸。一种NAND快闪记忆体，其包含：复数个记忆体单元串，其在一第一方向上延伸且在一垂直于该第一方向之第二方向上分离；复数个字线，其在该复数个记忆体单元上在该第二方向上延伸，该复数个字线在该第一方向上分离；一第一复数个浮动闸，其沿该第二方向具有一第一方位；一第二复数个浮动闸，其沿该第二方向具有一与该第一方位相反之第二方位；及其中沿一字线交替定位该第一复数个浮动闸之若干浮动闸与该第二复数个浮动闸之若干浮动闸。如请求项32之NAND快闪记忆体，其中沿该复数个串之一个别串交替定位该第一复数个浮动闸之若干浮动闸与该第二复数个浮动闸之若干浮动闸。如请求项32之NAND快闪记忆体，其中该第一复数个浮动闸沿该第二方向之断面为L形，且该第二复数个浮动闸沿该第二方向之断面为倒L形。如请求项32之NAND快闪记忆体，其中该第一复数个浮动闸与该第二复数个浮动闸沿该第二方向之断面均为三角形。如请求项32之NAND快闪记忆体，其进一步包含在该第一方向上延伸之复数个浅渠沟隔离结构，该复数个浅渠沟隔离结构之一个别浅渠沟隔离结构在该复数个记忆体单元串之邻接记忆体单元串之间延伸。 |
