三维芯片装置及三维芯片之递减式层识别编号检测电路

摘要

本发明系关于一种三维芯片装置，系以复数个相同或不同类型之芯片堆栈而成，其包含：复数个减量电路，其依照顺序串联连接，以执行减1运算，用以运算三维芯片装置芯片之输入值，并将三维芯片装置之每一堆栈芯片之层识别编号输出；以及复数个凸块，其耦合于三维芯片装置之每一堆栈芯片。其中，所述之层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。

主权项

一种三维芯片装置，由复数个芯片堆栈，其特征在于包含：复数个减量电路，其依序连接，以执行减1运算，其用以运算三维芯片装置芯片之输入值，并将三维芯片装置之每一芯片层之层识别编号输出；以及复数个凸块，其耦合于三维芯片装置之每一芯片层；其中，该层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。