薄外延片上抗辐射EEPROM芯片的抗ESD器件结构

摘要

本发明涉及一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，按照本发明提供的技术方案，所述薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，包括P型衬底及位于所述P型衬底上的P型外延层，所述P型外延层上设有EEPROM结构及用于抗ESD的MOS管，所述MOS管包括位于P型外延层内的源区、漏区及位于P型外延层上方的多晶栅，所述源区及漏区对应的侧壁上设有轻掺杂漏区，所述轻掺杂漏区与源区及漏区对应连接；所述P型外延层内设有第二埋层，MOS管的源区、漏区及对应连接的轻掺杂漏区分别被对应的第二埋层包覆，且对应包覆源区及漏区的第二埋层通过P型外延层相隔离；第二埋层在P型外延层内延伸位于多晶栅的正下方。本发明结构紧凑，能提高抗ESD器件的可靠性。

主权项

一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，包括P型衬底（9）及位于所述P型衬底（9）上的P型外延层（4），所述P型外延层（4）上设有EEPROM结构及用于抗ESD的MOS管，所述MOS管包括位于P型外延层（4）内的源区（1）、漏区（2）及位于P型外延层（4）上方的多晶栅（3），所述源区（1）及漏区（2）对应的侧壁上设有轻掺杂漏区（12），所述轻掺杂漏区（12）与源区（1）及漏区（2）对应连接；其特征是：所述P型外延层（4）内设有第二埋层（13），MOS管的源区（1）、漏区（2）及对应连接的轻掺杂漏区（12）分别被对应的第二埋层（13）包覆，且对应包覆源区（1）及漏区（2）的第二埋层（13）通过P型外延层（4）相隔离；第二埋层（13）在P型外延层（4）内延伸位于多晶栅（3）的正下方。