通过DRAM存取的功率转换

摘要

由可选择性地在正常模式和缓冲器模式下操作的缓冲器/小型高速缓冲存储器来提供通过DRAM存取减少的功率转换。在缓冲器模式下(当CPU开始在低功率状态下操作时进入该缓冲器模式)，与指定的物理地址范围相匹配或具有存取本身特定特性的(诸如由DMA装置产生的)非可高速缓冲存取被缓冲器/小型高速缓冲存储器处理，而不是被存储器控制器和DRAM处理。缓冲器/小型高速缓冲存储器处理包括：当引用失败时，分配行；当引用成功时，从缓冲器/小型高速缓冲存储器返回高速缓冲的数据。根据多个替换策略中的一个，在缓冲器/小型高速缓冲存储器中对行进行替换，所述多个替换策略包括：当没有可用的空闲行时，停止替换。在正常模式下(当CPU开始在高功率状态下操作时进入该正常模式)，缓冲器/小型高速缓冲存储器与传统高速缓冲存储器类似地操作，并且在其中不处理非可高速缓冲存取。

主权项

一种微处理器系统，包括：存储器阵列，根据可高速缓冲存取模式和非可高速缓冲存取模式来操作；以及存储器阵列控制器，控制存储器阵列，所述存储器阵列控制器识别非可高速缓冲存取转换事件并响应于存储器阵列从可高速缓冲存取模式到非可高速缓冲存取模式的转换，并且识别可高速缓冲存取转换事件并响应于存储器阵列从非可高速缓冲存取模式到可高速缓冲存取模式的转换，其中，当存储器阵列根据可高速缓冲存取模式操作时，存储器阵列用作高速缓冲存储器，当存储器阵列根据非可高速缓冲存取模式操作时，存储器阵列用作高速缓冲存储器。