LDPC编码方法和装置

摘要

描述了灵活并相对硬件高效的LDPC编码器。利用小于用于控制编码过程的码结构的全部并行度的并行度级别来实现所述编码器。每个用于描述码结构的相对简单微码命令能被存储并被执行多次以完成对码字的编码。使用相同组微码指令能支持不同的码字长度，但取决于所选将被使用的提升因子，码被实现的次数不同。在不需要改变储存的码描述信息的情况下，仅通过改变用于控制编码过程的码提升因子，所述LDPC编码器能在编码不同长度的码字间切换。当编码比最大可支持码字长度短的码字时，一些块存储单元和/或寄存器可以不使用。

主权项

一种低密度奇偶校验LDPC编码器，包括：存储器模块，其至少包括N×L×K个存储单元，其中N和L都是正整数并且K是＞1的整数；可控制置换器，其耦合到所述存储器模块，对至少N个元素执行元素重排序操作；向量累加器模块，其包括N个并行排列的累加器，所述向量累加器模块包括：i)至少N个比特宽的第一输入端，其对应于所述可控制置换器的输出端；ii)至少N个比特宽的第二输入端，以及iii)至少N个比特宽的向量累加器输出端；包括N×K个存储单元的可控制存储设备，所述可控制存储设备包括：块选择控制信号输入端，其用于接收指示一个包括将被访问的至少N个存储单元的块的信号；可控制存储设备输入端，其对应于所述向量累加器输出端；以及至少N个比特宽的可控制存储设备输出端，其用于输出从所述可控制存储设备读出的至少N个比特以作为所述第二输入端的输入；以及其中，耦合到所述可控制存储设备的块选择模块用于向所述可控制存储设备提供作为所述信号的块选择控制信号。