| 主权项 |
一种具有嵌入式电容之半导体装置，包括：一介电层，位于一基底上，该介电层具有一接触开口以暴露该基底以及一沟槽开口于该接触开口上；一第一金属电极层，顺应性的形成于该接触开口及该沟槽开口之侧壁及底部上；一第二金属电极层，顺应性的形成于该接触开口及该沟槽开口之侧壁及底部上；一电容介电层，位于该第一及第二金属电极层之间；以及一覆盖层，位于该第一金属电极层及该第二金属电极层之上，且填满该接触开口及该沟槽开口。如申请专利范围第1项所述之具有嵌入式电容之半导体装置，更包括：至少一电晶体，位于该基底上且电性连接至该第一金属电极层；一第一插塞，位于该介电层之下部且电性连接至该电晶体；一第二插塞，位于该覆盖层及该介电层之上部中，且接触该第一插塞；以及一导电层，位于该覆盖层上且电性连接至该第二插塞。如申请专利范围第1项所述之具有嵌入式电容之半导体装置，更包括：一对闸极结构，位于该基底上且分别位于该接触开口之两侧。如申请专利范围第1项所述之具有嵌入式电容之半导体装置，其中该第一金属电极层包括金属扩散阻障材料。如申请专利范围第4项所述之具有嵌入式电容之半导体装置，其中该第一金属电极层包括氮化钛。如申请专利范围第1项所述之具有嵌入式电容之半导体装置，其中该第二金属电极层包括氮化钛。一种具有嵌入式电容之半导体装置的制造方法，包括：沈积一介电层于一基底上；于该介电层之中形成一接触开口及一沟槽开口，其中该接触开口位于该介电层之下部以暴露该基底，且该沟槽开口位于该接触开口上；顺应性的形成一第一金属电极层于该接触开口及该沟槽开口之侧壁及底部上；顺应性的形成一电容介电层于该第一金属电极层上；顺应性的形成一第二金属电极层于该电容介电层上；以及于该第二金属电极层上形成一覆盖层，该覆盖层填满该接触开口及该沟槽开口。如申请专利范围第7项所述之具有嵌入式电容之半导体装置的制造方法，其中该介电层包括一第一介电层，及该第一介电层上之一第二介电层。如申请专利范围第8项所述之具有嵌入式电容之半导体装置的制造方法，更包括：在形成该介电层之前，形成至少一电晶体于该基底上；在形成该接触开口及该沟槽开口之前，形成一第一插塞于该介电层之下部，以电性连接该电晶体；形成一第二插塞于该覆盖层及该介电层之上部中，且接触该第一插塞；以及形成一导电层于该覆盖层上，以电性连接至该第二插塞。如申请专利范围第9项所述之具有嵌入式电容之半导体装置的制造方法，其中该电晶体电性连接至该第一金属电极层。如申请专利范围第7项所述之具有嵌入式电容之半导体装置的制造方法，其中形成该接触开口及该沟槽开口，包括：图案化该介电层，以形成一第一开口于其中；形成一罩幕层于该介电层上及该第一开口中，该罩幕层具有窄于该第一开口之一第二开口以暴露该第一开口之底部；藉由该罩幕层以转移该第二开口至该介电层以暴露该基底；以及移除该罩幕层。如申请专利范围第7项所述之具有嵌入式电容之半导体装置的制造方法，其中形成该接触开口及该沟槽开口，包括：图案化该介电层，以形成一第一开口于其中；形成一罩幕层于该介电层上及该第一开口中，该罩幕层具有窄于该第一开口之一第二开口以暴露该第一开口之底部；藉由该罩幕层以转移该第二开口至该介电层；移除该罩幕层；以及移除部份的该介电层以使位于该介电层中之该第一及第二开口向下延伸，以暴露位于该第二开口下之该基底。如申请专利范围第7项所述之具有嵌入式电容之半导体装置的制造方法，其中形成该接触开口及该沟槽开口，包括：图案化该介电层以形成一第一开口，该第一开口暴露其下之该基底；填入一牺牲层于部分之该第一开口中；图案化该介电层，以形成宽于该第一开口之一第二开口于该介电层中及该牺牲层上；以及移除该牺牲层。如申请专利范围第7项所述之具有嵌入式电容之半导体装置的制造方法，其中形成该接触开口及该沟槽开口，包括：图案化该介电层，以形成一第一开口于其中；以及图案化该介电层，以形成宽于该第一开口之一第二开口，且同时移除部份的该介电层以使该第一开口向下延伸以暴露该第一开口下之该基底。如申请专利范围第7项所述之具有嵌入式电容之半导体装置的制造方法，其中更包括形成一对闸极结构于该基底上且分别位于该接触开口之两侧。如申请专利范围第7项所述之具有嵌入式电容之半导体装置的制造方法，其中该第一金属电极层包括金属扩散阻障材料。如申请专利范围第16项所述之具有嵌入式电容之半导体装置的制造方法，其中该第一金属电极层包括氮化钛。如申请专利范围第7项所述之具有嵌入式电容之半导体装置的制造方法，其中该第二金属电极层包括氮化钛。 |
