| 主权项 |
一种非挥发性记忆体元件的记忆胞，包括：基底上的选择电晶体的选择电晶体闸极，所述选择电晶体闸极包括：闸极介电图案；以及所述闸极介电图案上的选择闸极；所述基底上的位于所述选择电晶体之相对两侧的第一记忆胞电晶体和第二记忆胞电晶体的第一记忆胞电晶体闸极和第二记忆胞电晶体闸极，每个所述第一记忆胞电晶体闸极和所述第二记忆胞电晶体闸极包括：一穿隧绝缘层图案；所述穿隧绝缘层图案上的电荷储存层图案；所述电荷储存层图案上的阻隔绝缘层图案；以及所述阻隔绝缘层图案上的控制闸极；位于所述选择电晶体闸极分别与所述第一记忆胞电晶体闸极和所述第二记忆胞电晶体闸极之间的所述基底中的第一浮置连接区和第二浮置连接区；以及分别位于所述第一记忆胞电晶体闸极和所述第二记忆胞电晶体闸极旁且分别相对于所述第一浮置连接区和所述第二浮置连接区的所述基底中的第一汲极区和第二汲极区。如申请专利范围第1项所述之非挥发性记忆体元件的记忆胞，更包括：所述基底上、所述第一记忆胞电晶体闸极和所述第二记忆胞电晶体闸极上及所述选择电晶体闸极上的绝缘层；第一接触窗和第二接触窗，延伸穿过所述绝缘层，分别接触所述第一汲极区和所述第二汲极区；以及所述绝缘层上的位元线，耦接于所述第一接触窗和所述第二接触窗之间。如申请专利范围第1项所述之非挥发性记忆体元件的记忆胞，其中所述选择电晶体闸极的所述选择闸极包括所述非挥发性记忆体元件的选择线。如申请专利范围第1项所述之非挥发性记忆体元件的记忆胞，其中位于所述选择电晶体闸极下面的所述基底的区域包括所述选择电晶体的通道区，且所述通道区耦接于所述非挥发性记忆体元件的共用源极线。如申请专利范围第1项所述之非挥发性记忆体元件的记忆胞，其中所述第一记忆胞电晶体和所述第二记忆胞电晶体的所述控制闸极包括所述非挥发性记忆体元件的第一字元线和第二字元线。如申请专利范围第1项所述之非挥发性记忆体元件的记忆胞，其中所述选择电晶体闸极的所述闸极介电图案及所述第一记忆胞电晶体和所述第二记忆胞电晶体的所述穿隧绝缘图案由共同的、图案化的绝缘层所构成。如申请专利范围第6项所述之非挥发性记忆体元件的记忆胞，其中所述绝缘层的材料选自氧化物(SiOx)、氮化物(SixNy)、碳化物(SixCy)、SixOyNz、SixOyCz、AlxOy、HfxOy、TaxOy、其他高K介电材料及其组合所组成之族群。如申请专利范围第1项所述之非挥发性记忆体元件的记忆胞，其中所述选择电晶体的所述选择闸极及所述第一记忆胞电晶体和所述第二记忆胞电晶体的所述电荷储存层图案由共同的、图案化的材料层所构成。如申请专利范围第8项所述之非挥发性记忆体元件的记忆胞，其中所述材料层选自掺杂复晶矽、奈米晶导体及电荷陷捕层所组成之族群中之材料，其中所述电荷陷捕层包括选自SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON及其组合所组成之族群中之材料。如申请专利范围第1项所述之非挥发性记忆体元件的记忆胞，其中所述第一记忆胞电晶体和所述第二记忆胞电晶体的所述阻隔绝缘层图案的材料选自SiOx/SixNy/SiOx(ONO)、SiOx、SixNy、Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON及其组合所组成之族群。如申请专利范围第1项所述之非挥发性记忆体元件的记忆胞，其中所述第一记忆胞电晶体和所述第二记忆胞电晶体的所述控制闸极的材料选自复晶矽、包括金属矽化物的复晶矽、金属矽化物、金属氮化物及其组合所组成之族群。一种非挥发性记忆体元件，包括：在基底上以列和行方式排列的记忆胞阵列；沿行方向延伸的多个选择电晶体，每个所述选择电晶体包括：在所述基底内沿所述行方向延伸跨过多个所述记忆胞列的共用源极线；在所述共用源极线上的闸极介电线图案；以及在所述闸极介电线图案上的沿所述行方向延伸的选择线；沿所述行方向延伸的多个第一字元线和多个第二字元线，其中每对所述第一字元线和所述第二字元线位于相对应的所述选择电晶体的相对两侧且与相对应的所述选择电晶体隔开；其中每个记忆胞包括：在所述基底上位于所述选择电晶体之一的相对两侧的第一记忆胞电晶体和第二记忆胞电晶体，每个所述第一记忆胞电晶体和所述第二记忆胞电晶体包括：穿隧绝缘层图案；在所述穿隧绝缘层图案上的电荷储存层图案；在所述电荷储存层图案上的阻隔绝缘层图案；在所述阻隔绝缘层图案上的控制闸极，其中所述第一记忆胞电晶体的所述控制闸极耦合于所述第一字元线，且所述第二记忆胞电晶体的所述控制闸极耦合于所述第二字元线；分别位于所述选择电晶体与所述第一记忆胞电晶体和所述第二记忆胞电晶体之间的基底内的第一浮置连接区和第二浮置连接区；以及分别位于所述第一记忆胞电晶体所述第二记忆胞电晶体旁且分别相对于所述第一浮置连接区和所述第二浮置连接区的所述基底中的第一汲极区和第二汲极区；以及多个沿列方向延伸的位元线，其中每个所述位元线耦接于共同列的所述记忆胞的所述第一汲极区和所述第二汲极区。如申请专利范围第12项所述之非挥发性记忆体元件，更包括：在所述基底上、所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞电晶体上及所述选择电晶体上的绝缘层；以及分别延伸穿过所述绝缘层而接触所述记忆胞之所述第一汲极区和所述第二汲极区的多个第一接触窗和多个第二接触窗，其中所述位元线形成于所述绝缘层上。如申请专利范围第12项所述之非挥发性记忆体元件，更包括在所述基底内的隔离区域，用于隔离相邻列的所述记忆胞。如申请专利范围第12项所述之非挥发性记忆体元件，其中所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞电晶体个别地以下列方式程式化：施加程式化电压至相对应于欲程式化的第一记忆胞和第二记忆胞之一的所述第一字元线和所述第二字元线之一；施加零电压至相对应于所述第一记忆胞和所述第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加零电压至相对应于欲程式化的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加接地电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；以及施加接地电压至所述基底。如申请专利范围第12项所述之非挥发性记忆体元件，其中所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞电晶体个别地以下列方式抹除：施加抹除电压至相对应于欲抹除的第一记忆胞和第二记忆胞之一的所述第一字元线和第二字元线之一；施加零电压至相对应于所述第一记忆胞和所述第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加零电压至相对应于欲抹除的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加浮置电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；以及施加接地电压至所述基底。如申请专利范围第12项所述之非挥发性记忆体元件，其中所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞电晶体个别地以下列方式读取：施加读取电压至相对应于欲读取的第一记忆胞和第二记忆胞之一的所述第一字元线和所述第二字元线之一；施加阻隔电压至相对应于所述第一记忆胞和所述第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加所述读取电压或大于所述读取电压的电压至相对应于欲读取的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加小于所述读取电压的电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；施加接地电压至所述基底。如申请专利范围第17项所述之非挥发性记忆体元件，其中所述阻隔电压包括零电压。如申请专利范围第17项所述之非挥发性记忆体元件，其中所述阻隔电压包括小于所述零电压的电压。如申请专利范围第17项所述之非挥发性记忆体元件，其中施加在所述位元线之一的小于所述读取电压的电压大约为0.5伏特，所述位元线耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区。一种非挥发性记忆体系统，包括：记忆体控制器，连接于用于传输资料信号的资料汇流排；以及记忆体，连接于所述记忆体控制器，用于储存和提取所述资料信号，其中所述记忆体包括非挥发性记忆体元件，所述非挥发性记忆体元件包括：在基底上以列和行方式排列的记忆胞阵列；沿行方向延伸的多个选择电晶体，每个所述选择电晶体包括：在所述基底内沿所述行方向延伸跨过多个记忆胞列的共用源极线；在所述共用源极线上的闸极介电线图案；以及在所述闸极介电线图案上的沿所述行方向延伸的选择闸极线；沿所述行方向延伸的多个第一字元和多个第二字元线，其中每对所述第一字元线和所述第二字元线位于相对应的所述选择电晶体之相对的两侧且与相对应的所述选择电晶体隔开；其中每个所述记忆胞包括：在所述基底上位于所述选择电晶体之一的相对两侧的第一记忆胞电晶体闸极和第二记忆胞电晶体闸极，每个所述第一记忆胞电晶体闸极和所述第二记忆胞电晶体闸极包括：穿隧绝缘层图案；在所述穿隧绝缘层图案上的电荷储存层图案；在所述电荷储存层图案上的阻隔绝缘层图案；在所述阻隔绝缘层图案上的控制闸极，其中所述第一记忆胞电晶体的所述控制闸极耦合于所述第一字元线，且所述第二记忆胞电晶体的所述控制闸极耦合于所述第二字元线；分别位于所述选择电晶体与所述第一记忆胞电晶体闸极和所述第二记忆胞电晶体闸极之间的所述基底内的第一浮置连接区和第二浮置连接区；以及分别位于所述第一记忆胞电晶体闸极和所述第二记忆胞电晶体闸极旁且分别相对于所述第一浮置连接区和所述第二浮置连接区的所述基底内的第一汲极区和第二汲极区；以及沿列方向延伸的多个位元线，其中每个所述位元线都耦接于共同列的所述记忆胞的所述第一汲极区和所述第二汲极区。如申请专利范围第21项所述之非挥发性记忆体系统，更包括耦接于所述资料汇流排的处理器，用于处理所述资料信号。如申请专利范围第21项所述之非挥发性记忆体系统，更包括：在所述基底上、所述记忆胞的所述第一记忆胞电晶体闸极和所述第二记忆胞电晶体闸极上及所述选择电晶体上的绝缘层；以及分别延伸穿过所述绝缘层而接触所述记忆胞之所述第一汲极区和所述第二汲极区的多个第一接触窗和多个第二接触窗，其中所述位元线形成于所述绝缘层上。如申请专利范围第21项所述之非挥发性记忆体系统，更包括在所述基底内的隔离区域，用于隔离相邻列的所述记忆胞。如申请专利范围第21项所述之非挥发性记忆体系统，其中所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞电晶体个别地以下列方式程式化：施加程式化电压至相对应于欲程式化的第一记忆胞和第二记忆胞之一的所述第一字元线和所述第二字元线之一；施加零电压至相对应于所述第一记忆胞和所述第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加零电压至相对应于欲程式化的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加接地电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；以及施加接地电压至所述基底。如申请专利范围第21项所述之非挥发性记忆体系统，其中所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞电晶体个别地以下列方式抹除：施加抹除电压至相对应于欲抹除的第一记忆胞和所述第二记忆胞之一的所述第一字元线和所述第二字元线之一；施加零电压至相对应于所述第一记忆胞和第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加零电压至相对应于欲抹除的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加浮置电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；以及施加接地电压至所述基底。如申请专利范围第21项所述之非挥发性记忆体系统，其中所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞个别地以下列方式读取：施加读取电压至相对应于欲读取的第一记忆胞和第二记忆胞之一的所述第一字元线和所述第二字元线之一；施加阻隔电压至相对应于所述第一记忆胞和所述第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加所述读取电压或大于所述读取电压的电压至相对应于欲读取的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加小于所述读取电压的电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；施加接地电压至所述基底。如申请专利范围第27项所述之非挥发性记忆体系统，其中所述阻隔电压包括零电压。如申请专利范围第27项所述之非挥发性记忆体系统，其中所述阻隔电压包括小于所述零电压的电压。如申请专利范围第27项所述之非挥发性记忆体系统，其中施加在所述位元线之一的小于所述读取电压的电压大约为0.5伏特，所述位元线耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区。一种形成非挥发性记忆体元件的方法，包括：于基底上按照列和行排列记忆胞阵列；提供沿行方向延伸的多个选择电晶体，每个所述选择电晶体包括：在所述基底内沿所述行方向延伸跨过所述记忆胞列的共用源极线；在所述共用源极线上的闸极介电线图案；以及在所述闸极介电线图案上的沿所述行方向延伸的选择线；提供沿所述行方向延伸的多个第一字元线和多个第二字元线，其中每对所述第一字元线和所述第二字元线位于相对应的所述选择电晶体的相对两侧且与相对应的所述电晶体隔开；其中每个所述记忆胞包括：位于所述选择电晶体之一的相对两侧的所述基底上的第一记忆胞电晶体和第二记忆胞电晶体，每个所述第一记忆胞电晶体和所述第二记忆胞电晶体包括：穿隧绝缘层图案；在所述穿隧绝缘层图案上的电荷储存层图案；在所述电荷储存层图案上的阻隔绝缘层图案；在所述阻隔绝缘层图案上的控制闸极，其中所述第一记忆胞电晶体的所述控制闸极耦合于所述第一字元线，且所述第二记忆胞电晶体的所述控制闸极耦合于所述第二字元线；分别位于所述选择电晶体与所述第一记忆胞电晶体和所述第二记忆胞电晶体之间的所述基底内的第一浮置连接区和第二浮置连接区；以及分别位于所述第一记忆胞电晶体和所述第二记忆胞电晶体旁且分别相对于所述第一浮置连接区和所述第二浮置连接区的所述基底中的第一汲极区和第二汲极区；以及提供沿列方向延伸的多个位元线，其中每个所述位元线都耦接于共同列的所述记忆胞的所述第一汲极区和所述第二汲极区。如申请专利范围第31项所述之形成非挥发性记忆体元件的方法，更包括：于所述基底上、所述记忆胞之所述第一记忆胞电晶体和所述第二记忆胞电晶体上及所述选择电晶体上提供绝缘层；以及提供多个第接触窗一和多个第二接触窗，分别延伸穿过所述绝缘层而接触所述记忆胞之所述第一汲极区和所述第二汲极区，其中所述位元线形成于所述绝缘层上。如申请专利范围第31项所述之形成非挥发性记忆体元件的方法，更包括于基底内提供隔离区域，以隔离相邻列的所述记忆胞。如申请专利范围第31项所述之形成非挥发性记忆体元件的方法，其中所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞电晶体个别地以下列方式程式化：施加程式化电压至相对应于欲程式化的第一记忆胞和第二记忆胞之一的所述第一字元线和所述第二字元线之一；施加零电压至相对应于所述第一记忆胞和所述第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加零电压至相对应于欲程式化的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加接地电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；以及施加接地电压至所述基底。如申请专利范围第31项所述之形成非挥发性记忆体元件的方法，其中所述记忆胞的所述第一记忆胞电晶体和所述第二记忆胞电晶体个别地以下列方式抹除：施加抹除电压至相对应于欲抹除的第一记忆胞和第二记忆胞之一的所述第一字元线和所述第二字元线之一；施加零电压至相对应于所述第一记忆胞和所述第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加零电压至相对应于欲抹除的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加浮置电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；以及施加接地电压至所述基底。如申请专利范围第31项所述之形成非挥发性记忆体元件的方法，其中所述记忆胞的所述第一忆胞电晶体和所述第二记忆胞电晶体个别地以下列方式读取：施加读取电压至相对应于欲读取的第一记忆胞和第二记忆胞之一的所述第一字元线和所述第二字元线之一；施加阻隔电压至相对应于所述第一记忆胞和所述第二记忆胞之另一的所述第一字元线和所述第二字元线之另一；施加所述读取电压或大于所述读取电压的电压至相对应于欲读取的所述第一记忆胞和所述第二记忆胞之一的所述选择电晶体的所述选择线；施加小于所述读取电压的电压至耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区的所述位元线之一；施加接地电压至所述共用源极线；施加接地电压至所述基底。如申请专利范围第36项所述之形成非挥发性记忆体元件的方法，其中所述阻隔电压包括一零电压。如申请专利范围第36项所述之形成非挥发性记忆体元件的方法，其中所述阻隔电压包括小于所述零电压的电压。如申请专利范围第36项所述之形成非挥发性记忆体元件的方法，其中施加在所述位元线之一的小于所述读取电压的电压大约为0.5伏特，所述位元线耦接于所述第一记忆胞和所述第二记忆胞之所述汲极区。 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