| 主权项 |
一种透过一选择元件以较少使用接脚设定组态资料之积体电路，该积体电路包括：复数个多工器，每一个多工器系具有一电连接于一输出资料之第一输入端、及一电连接于一组态讯号之第二输入端，其中每一组态讯号系对应于一组态资料；复数个输出端，其系分别对应地电连接于该等多工器之输出端，用以输出复数个不同的组态资料；一输入端，透过该选择元件接收该复数个输出端的其中一个输出端所输出的组态讯号；一逻辑闸，其系具有一电连接于输入端之第一输入端、及一电连接于遮罩(mask)讯号之第二输入端；以及一正反器，其系具有一电连接于逻辑闸之输出端之致能端；其中该积体电路依据该输入端所接收到的该组态讯号以得到该组态资料。如申请专利范围第1项所述之积体电路，其中该逻辑闸系为一及闸(AND gate)。如申请专利范围第1项所述之积体电路，其中该正反器系为一D型正反器。如申请专利范围第1项所述之积体电路，其中，在复数个单位时间之每一单位时间内，该些相对应组态讯号之其一之值与其余组态讯号之值不同。如申请专利范围第1项所述之积体电路，其中该选择元件系位于该积体电路之外部，该选择元件与该复数个输出端相连接，并用以选择该复数个输出端之其中之一与该输入端电连接。一种透过一选择元件以较少使用接脚设定组态资料之积体电路，该积体电路包括：复数个多工器，每一个多工器系具有一电连接于一输出资料之第一输入端、及一电连接于一组态讯号之第二输入端；复数个输出端，其系分别对应地电连接于该等多工器之输出端，用以输出复数个不同的组态资料；一输入端，透过该选择元件用以接收该复数个输出端的其中一个输出端所输出的组态讯号；以及一储存单元，依据该输入端所接收到的组态讯号来输出一序列资料，其中该储存单元具有一预存之对照表，该对照表系用以纪录该组态讯号与该序列资料之关系；其中该序列资料系相对应于该积体电路欲设定的组态资料。如申请专利范围第6项所述之积体电路，其中该储存单元系为一记忆体。如申请专利范围第6项所述之积体电路，其中，在复数个单位时间之每一单位时间内，该些相对应组态讯号之其一之值与其余组态讯号之值不同。如申请专利范围第6项所述之积体电路，其中该选择元件系位于该积体电路之外部，该选择元件与该复数个输出端相连接，并用以选择该复数个输出端之其中之一与该输入端电连接。一种透过一选择元件以较少使用接脚设定组态资料之积体电路，该积体电路包括：复数个多工器，每一个多工器系具有一电连接于一输出资料之第一输入端、及一电连接于一相对应组态讯号之第二输入端；复数个输出端，其系分别对应地电连接于该些多工器之输出端，用以输出复数个不同的组态资料；一输入端，该输入端系可透过该选择元件连接于该些输出端其中之一输出端，用以接收复数个组态讯号的其中一个；其中，在复数个单位时间之每一单位时间内，该些相对应组态讯号之其一之值与其余组态讯号之值不同；其中，该积体电路依据该输入端接收被选择的输出端之组态讯号以设定相对应之组态资料。如申请专利范围第10项所述之积体电路，其中所述输入端连接至一VSS接脚。如申请专利范围第10项所述之积体电路，其中所述输入端连接至一VDD接脚。如申请专利范围第10项所述之积体电路，其中该选择元件系位于该积体电路之外部，该选择元件与该复数个输出端相连接，并用以选择该复数个输出端之其中之一与该输入端电连接。 |
