重叠沟槽式栅极半导体组件及其制作方法

摘要

本发明提供一种重叠沟槽式栅极半导体组件及其制作方法。重叠沟槽式栅极半导体组件包含一半导体基底、多个设置于半导体基底上的浅沟槽、一设置于浅沟槽中的第一导电层、多个分别设置于各浅沟槽中的深沟槽、一填满深沟槽的第二导电层、一源极金属层以及一栅极金属层。各深沟槽延伸至各浅沟槽下方的半导体基底中。源极金属层电性连接第二导电层，且栅极金属层电性连接第一导电层。借此降低第一导电层与半导体基底间的反馈电容，而输入电容与反馈电容的比值得以增加，进而降低密勒效应。

主权项

一种制作重叠沟槽式栅极半导体组件的方法，其特征在于，包含，提供一半导体基底，该半导体基底包含一上表面与一相对的下表面，其中该半导体基底的该上表面具有多个浅沟槽，且该多个浅沟槽的表面覆盖一第一绝缘层，而该多个浅沟槽中填满一第一导电层；移除位于各该浅沟槽中的部分该第一导电层与部分该第一绝缘层以及其下方的部分该半导体基底，以形成多个深沟槽，其中各该深沟槽是位于各该浅沟槽中的该第一导电层之间；于该半导体基底的上方以及于该多个深沟槽的表面覆盖一第二绝缘层；于该多个深沟槽中填满一第二导电层；于任两个相邻的该多个浅沟槽之间形成多个第一源极接触插塞，贯穿该第一绝缘层与该第二绝缘层；以及于该半导体基底的该上表面形成一源极金属层，其中该源极金属层电性连接该第二导电层与该多个第一源极接触插塞。