Method for Manufacturing Semiconductor Device

摘要

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 게이트 에칭(Etching)시 게이트 산화막이 노출될 때까지 에칭하지 않고, 폴리실리콘층을 얇게 남긴 상태에서 선택적 산화(Selective Oxidation) 공정을 실시함으로써, 폴리실리콘층 측벽이 비대칭적으로 산화되는 현상을 방지하고, 게이트 리닝(Leaning)을 개선할 수 있는 기술을 개시한다.