任意K值和8值DRAM的存储单元及写入与读出电路

摘要

本发明公开一种任意K值和8值DRAM的存储单元电路及写入电路与读出电路。存储单元电路由电压跟随器F、F栅极的存储电容Cj和CMOS传输门G1和G2组成，考虑F的输入输出间有直流电平偏移Δ，设计写入电路使提供比写入电路的输入增高Δ的多值信号；又考虑F的电压放大倍数小于1，造成F的输出比输入波形偏小或非等阶梯，设计读出电路用来作校正，将非正规的多值信号转换为正规的(等阶梯)多值信号。写入电路和读出电路都有良好的量化整形作用，当Cj电压变化不越过上下二新阈值时，很容易恢复原多值信息，具有抗干扰能力和多值信息恢复能力。主要用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。

主权项

一种任意K值DRAM的存储单元电路，其特征在于：所述的K值DRAM中，设K＝3，4，5，.....，该DRAM存储单元电路由电压跟随器F，F的栅极存储电容Cj和二个CMOS传输门G1和G2组成，用电容Cj存储K值信号，电压跟随器F包括NMOS管Qm1和NPN管Qm2，管Qm1的栅极接电容Cj的一端Cmij，即Cmij为电压跟随器F的输入，Cj的另一端接地，管Qm1的源极接管Qm2的栅极和电阻Rm1，Rm1的另一端接地，管Qm2的射极Folij经恒流源Ij接地，Qm2射极接恒流源Ij使管Qm2的射极负载为恒流源，管Qm2的射极Folij为F的输出，管Qm1的漏极和管Qm2的集电极都接电源Vdd，选取Vdd的电压比写入电路输入和读出电路输出的K值逻辑电平的最大值高Δ，Δ为电压跟随器F输入输出间向下的直流电平偏移；传输门G1的输入接写位线Gwrij，传输门G1的输出接F的输入Cmij，传输门G1的控制输入接写入脉冲wri，传输门G2的输入接F的输出Folij，传输门G2的输出接读位线Grdij，传输门G2的控制输入接读出脉冲rdi，写入脉冲wri和读出脉冲rdi来自DRAM的控制电路；写入脉冲wri来到时，传输门G1导通，将写位线Gwrij的K值信号传送到存储电容Cj，电容Cj接收写位线Gwrij的K值信号，电容Cj的K值信号就是F输入Cmij的K值信号；写入脉冲wri未来到时，传输门G1截止，存储电容Cj与外界为直流开路，电容Cj存储的K值信号保持不变，即具有记忆功能；读出脉冲rdi来到时，传输门G2导通，将F输出Folij的K值信号传送到读位线Grdi；写位线Gwrij和读位线Grdij各自是存储单元电路的输入和输出；存储单元电路输入和输出各自接到写入电路输出和读出电路输入；F输出的K值信号必须是与F输入信号相对应的K值信号，F输入输出信息相同，即F输出无信息丢失，F输出无信息丢失要求Cj存储的K值信号是增高的K值信号，所述增高的K值信号就是除0电平外比写入电路输入的K值信号高Δ的信号，其中0电平仍为0；Cj存储的增高的K值信号是来自写入电路的输出，即提供给Cj存储信号的写入电路输出也是增高的K值信号；Cj存储的增高K值信号经过F传送到读位线Grdij，在Grdij上形成不规范的K值信号，也即存储单元电路输出是不规范的K值信号，所述不规范的K值信号就是对比DRAM输入输出和写入电路输入及读出电路输出的规范的等阶梯的K值信号为逻辑电平幅度不一致；读出电路输入信号是来自存储单元电路输出Grdij的不规范的K值信号，读出电路输出是对存储单元电路输出不规范的K值信号校正得出的规范的等阶梯的K值信号，该校正得出的规范的等阶梯的K值信号作为对存储单元电路存储信息的校正读出。