PLL电路及其设计方法

摘要

具有在每个基准信号的周期内将从相位比较器输出的矩形波信号进行平均化、并输出该平均值的平均器，由此，在该PLL电路的相位同步确立后，由平均器而产生的平均值为稳定的基准电平，因此，由电压控制振荡器生成的输出时钟信号可根据该基准电平将输出频率变动变小。

主权项

一种PLL电路，其特征在于，具有：相位比较器，在基准时钟信号的每个周期内执行该基准时钟信号与比较时钟信号的相位比较，输出矩形波信号，该矩形波信号将基准电平作为中间值并具有与相位的超前或延迟相对应的高电压电平或低电压电平、且具有与相位差相对应的脉冲宽度；平均器，在基准时钟信号的每个周期内将从所述相位比较器输出的矩形波信号平均化，输出其平均值；电压锁存电路，在基准时钟信号的一个周期的起点读出所述平均器输出的平均值并将该读出的平均值保持到所述一个周期的终点，并且，在所述终点输出该保持的平均值；电压控制振荡器，在电压‑频率特性具有线性特性的范围内使用，生成与所述电压锁存电路输出的平均值对应的频率的输出时钟信号；分频器，对所述电压控制振荡器生成的输出时钟信号进行N分频，将利用该N分频所得到的信号作为比较时钟信号，反馈到所述相位比较器，其中N为自然数。