一种改进的基16Booth编码器

摘要

本发明公开了一种改进的基16Booth编码器，主要解决现有基16Booth编码器中关键路径长和面积大的问题。它包括倍数产生模块、编码位分离模块、译码模块、选择器阵列模块和部分积取反模块。倍数产生模块生成被乘数的各个倍数；编码位分离模块根据输入的5位编码位产生1位取反位和4位选择位；译码模块通过4位选择位输出相应的倍数选择信号；选择器阵列模块根据译码模块输出的选择信号选择相应的倍数；部分积取反模块根据取反位决定是否对选择器阵列模块输出的信号进行取反操作来得到最终的部分积。本发明有效的优化了编码器的关键路径，缩小了编码器的面积，可用于采用基16Booth算法实现的并行乘法器设计。

主权项

一种改进的基16Booth编码器，包括：倍数产生模块，用于产生被乘数B的各个倍数，包括简单倍数{8B，4B，2B，B，0}和复杂倍数{7B，6B，5B，3B}，这些倍数连接到选择器阵列模块；选择器阵列模块，用于根据输入的倍数选择信号S1到S8，选择相应的倍数作为输出P7，并将该输出P7连接到部分积取反模块；其特征在于还包括：编码位分离模块，将外部输入的5位编码位A[4∶0]分离成1位取反位A0和4位选择位A1[3∶0]，编码位的最高位A[4]连接到取反位A0，该1位取反位和选择位分别连接到部分积取反模块和译码模块；译码模块，用于根据输入的4位选择位A1[3∶0]产生8个倍数选择信号：S1，S2，S3，S4，S5，S6，S7，S8，并将这些选择信号连接到选择器阵列模块；部分积取反模块，用于根据输入的取反位A0决定是否对P7进行取反，若A[4]为1时选择所述的P7作为最终的部分积PP，否则选择所述P7的反码作为最终的部分积PP。