一种同时实现交织与解交织的Turbo译码器

摘要

本发明公开了一种同时实现交织与解交织的Turbo译码器，目的是既保持Turbo译码器可扩展性，又提高计算效率和译码速率。本发明由系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器、Turbo译码器控制模块、乒乓模块、硬判决模块构成。乒乓模块由顺序地址产生单元、反相器、第一外信息存储器、第二外信息存储器、交织解交织器、加法器、输出开关、第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器构成。交织解交织器由单端口存储器、窗地址反序单元、减法器和解交织缓冲器组成。硬判决模块是一个加法器。本发明能提高计算效率和译码速率，减小硬件面积，且可扩展性好。

主权项

一种同时实现交织与解交织的Turbo译码器，该Turbo译码器包括系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器，其特征在于还包括Turbo译码器控制模块、乒乓模块、硬判决模块：Turbo译码器控制模块与系统信息存储模块、硬判决模块和乒乓模块相连，它将软输入软输出译码单元计数值cnt输出到系统信息存储模块和乒乓模块，将迭代结束信号输出到系统信息存储模块、硬判决模块和乒乓模块，将窗计数值sw输出到乒乓模块；将待译码数据分成S个小段进行计算，S个小段称为S个“窗”，每个“窗”包含的待译码数据的个数称为窗长L，译码时对窗个数进行的计数值为sw，当对每个窗的数据计算到最后一个待译码数据时，sw就自增1，然后计算下一个窗的数据，即sw等于1、2、……、S，S为正整数；系统信息存储模块与乒乓模块、Turbo译码器控制模块、软输入软输出译码单元缓冲器和硬判决模块相连，它从乒乓模块接收顺序地址和交织地址，从Turbo译码器控制模块接收软输入软输出译码单元计算计数值cnt和迭代结束信号；当cnt为偶数且迭代结束信号无效时，以顺序地址作为读地址，将该顺序地址对应的系统信息输出到软输入软输出译码单元缓冲器，当cnt为奇数且迭代结束信息无效时，以交织地址作为读地址，将该交织地址对应的系统信息输出到软输入软输出译码单元缓冲器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的系统信息输出到硬判决模块；校验信息存储模块与乒乓模块和软输入软输出译码单元缓冲器相连，它以从乒乓模块接收的顺序地址作为读地址，将该顺序地址对应的校验信息输出到软输入软输出译码单元缓冲器；软输入软输出译码单元缓冲器与系统信息存储模块、校验信息存储模块、乒乓模块和软输入软输出译码单元相连，它从系统信息存储模块接收系统信息、从校验信息存储模块接收校验信息、从乒乓模块接收先验信息，将接收到的三部分数据打包，然后把打包后的待译码数据输出到软输入软输出译码单元；软输入软输出译码单元与软输入软输出译码单元缓冲器、前向递推概率存储器、乒乓模块相连，它从软输入软输出译码单元缓冲器接收打包后的数据，采用滑窗算法计算外信息，将执行滑窗算法时每个窗产生的中间结果——前向递推概率存储到前向递推概率存储器中，将外信息存储到乒乓模块；乒乓模块与软输入软输出译码单元、Turbo译码器控制模块、软输入软输出译码单元缓冲器、系统信息存储模块、校验信息存储模块和硬判决模块相连，乒乓模块由顺序地址产生单元、反相器、第一外信息存储器、第二外信息存储器、交织解交织器、加法器、输出开关、第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器构成；顺序地址产生单元与第二多路选择器、第三多路选择器、系统信息存储模块和校验信息存储模块相连，它产生顺序地址，将顺序地址输出到第二多路选择器、第三多路选择器、系统信息存储模块和校验信息存储模块；反相器与Turbo译码器控制模块、第三多路选择器、第四多路选择器、第二外信息存储器相连，它从Turbo译码器控制模块接收cnt信号，将cnt信号取反得到的cnt_n输出到第三多路选择器、第四多路选择器、第二外信息存储器；取反的含义是：当cnt为偶数时，反相器的输出cnt_n为奇数；当cnt为奇数时，反相器的输出cnt_n为偶数；第一外信息存储器与Turbo译码器控制模块、第一多路选择器、第二多路选择器、交织解交织器、第四多路选择器和加法器相连。它从Turbo译码器控制模块接收cnt信号和迭代结束信号，从第一多路选择器接收外信息，从第二多路选择器接收顺序地址，从交织解交织器接收交织地址；当cnt为偶数且迭代结束信号无效时，以顺序地址作为写地址存储接收到的外信息，当cnt为奇数且迭代结束信号无效时，以交织地址作为读地址，该交织地址对应的外信息即为先验信息，将先验信息输出到第四多路选择器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的外信息输出到加法器；第二外信息存储器与Turbo译码器控制模块、反相器、第一多路选择器、第三多路选择器、交织解交织器、第四多路选择器和加法器相连，它从Turbo译码器控制模块接收迭代结束信号，从反相器接收cnt_n信号，从第一多路选择器接收外信息，从第三多路选择器接收顺序地址，从交织解交织器接收解交织地址；当cnt_n为偶数且迭代结束信号无效时，以解交织地址作为写地址保存接收到的外信息，这样操作后外信息即为顺序打乱后的先验信息，当cnt_n为奇数且迭代结束信号无效时，以顺序地址作为读地址，将该顺序地址对应的先验信息输出到第四多路选择器；当迭代结束信号有效时，以顺序地址作为读地址，将该顺序地址对应的外信息输出到加法器；第一多路选择器与Turbo译码器控制模块、软输入软输出译码单元、第一外信息存储器和第二外信息存储器相连，它从Turbo译码器控制模块接收cnt信号，从软输入软输出译码单元接收外信息；当cnt为偶数时，将外信息输出到第一外信息存储器，当cnt为奇数时，将外信息输出到第二外信息存储器；第二多路选择器与Turbo译码器控制模块、顺序地址生成单元、第一外信息存储器、交织解交织器相连，它从Turbo译码器控制模块接收cnt信号，从顺序地址产生单元接收顺序地址；当cnt为偶数时，将顺序地址输出到第一外信息存储器，当cnt为奇数时，将顺序地址输出到交织解交织器；第三多路选择器与反相器、顺序地址产生单元、第二外信息存储器和交织解交织器相连，它从反相器接收cnt_n，从顺序地址产生单元接收顺序地址；当cnt_n为奇数时，将顺序地址输出到第二外信息存储器，当cnt_n为偶数时，将顺序地址输出到交织解交织器；第四多路选择器与反相器、第一外信息存储器、第二外信息存储器、软输入软输出译码单元缓冲器相连，它从反相器接收cnt_n，从第一外信息存储器和第二外信息存储器接收先验信息；当cnt_n为偶数时，将从第一外信息存储器接收到的先验信息输出到软输入软输出译码单元缓冲器，当cnt_n为奇数时，将从第二外信息存储器接收到的先验信息输出到软输入软输出译码单元缓冲器；交织解交织器与Turbo译码器控制模块、第二多路选择器、第三多路选择器、第一外信息存储器和第二外信息存储器相连，交织解交织器由单端口存储器、窗地址反序单元、减法器和解交织缓冲器组成；单端口存储器保存交织地址，单端口存储器与Turbo译码控制模块、第二多路选择器、解交织缓冲器和第一外信息存储器相连，单端口存储器从Turbo译码器控制模块接收cnt信号和迭代结束信号，从第二多路选择器接收顺序地址；当cnt为奇数且迭代结束信号无效时，以顺序地址作为读地址，将该读地址对应的交织地址输出到第一外信息存储器和解交织缓冲器；窗地址反序单元与第三多路选择器和解交织缓冲器相连，它从第三多路选择器接收顺序地址，将顺序地址按照滑窗的最大长度L取反，即顺序地址为0、1、...、L 1时，那么反序后的地址是L 1、L 2、...、1、0，记为反序地址，并将反序地址输出到解交织缓冲器；减法器与Turbo译码器控制模块、解交织缓冲器相连，它从Turbo译码器控制模块接收窗计数sw，将sw减去3后作为减计数sub，然后将sub输出到解交织缓冲器；解交织缓冲器与Turbo译码器控制模块、单端口存储器、第二多路选择器、第三多路选择器、第二外信息存储器、减法器和窗地址反序单元相连；解交织缓冲器由4个存储体DI BUF0、DI BUF1、DI BUF2、DI BUF3、4选1多路选择器和先入先出缓冲构成；解交织缓冲器从Turbo译码器控制模块接收cnt信号、窗计数值sw和迭代结束信号，从减法器接收减计数sub，从单端口存储器接收交织地址，从第三多路选择器接收顺序地址，从窗地址反序单元接收反序地址；当cnt为奇数且迭代结束信号无效时，以顺序地址作为4个存储体的写地址，窗计数值sw的低两位作为4个存储体的写使能信号，将从单端口存储器接收到的交织地址依次存储到DI BUF0、DI BUF1、DI BUF2、DI BUF3中；当开始写DI BUF3时，以反序地址作为读地址，减计数sub的低两位作为4个存储体的读使能信号，依次从DI BUF0、DI BUF1、DI BUF2、DI BUF3中读取交织地址，将反序地址对应的交织地址输出到4选1多路选择器；4选1多路选择器以减计数sub的低两位作为选择信号，从DI BUF0、DI BUF1、DI BUF2、DI BUF3中选择交织地址输出到先入先出缓冲，再由先入先出缓冲输出到第二外信息存储器；加法器与第一外信息存储器、第二外信息存储器和输出开关相连，它将从第一外信息存储器和第二外信息存储器接收外信息相加，相加的结果输出到输出开关；输出开关与Turbo译码器控制模块、加法器和硬判决模块相连，它从Turbo译码器控制模块接收迭代结束信号，从加法器接收加法结果，当迭代结束信号有效时，将乒乓模块的加法结果输出到硬判决模块；硬判决模块与系统信息存储模块、乒乓模块和Turbo译码器控制模块相连，硬判决模块是一个加法器，它从系统信息存储模块接收系统信息、从乒乓模块的输出开关接收加法结果、从Turbo译码器控制模块接收迭代结束信号，当迭代结束信号有效时，将系统信息和接收到的加法结果再相加，相加的最终结果的符号位取反得到硬判决，然后将硬判决输出。