发明名称 一种数字式自适应死区时间控制电路
摘要 一种数字式自适应死区时间控制电路,属于电子技术领域,涉及集成电路技术和采用同步整流技术的功率变换及电机驱动电路。由鉴相器、D触发器、可逆计数器、n选1多路选择器、(n+1)个延时单元、两个低翻转电平反相器、两个普通反相器构成河一个或非门构成。通过对NMOS管SR的开启信号不断进行鉴相比较,控制可逆计数器进行加减计数,从而调整延迟时间单元,控制多路选择器让NMOS管SR在一个合适的时刻开启,以实现死区时间的自适应调节。本发明既避免了由于死区时间过短而导致的两个功率管同时导通,也避免了由于死区时间过长导致的体二极管导通,从而降低了因为死区时间设置不合适而导致的额外损耗,提高了功率变换器的整体效率。
申请公布号 CN101694992B 申请公布日期 2011.12.07
申请号 CN200910167955.5 申请日期 2009.10.21
申请人 电子科技大学 发明人 罗萍;甄少伟;高丽;祝晓辉
分类号 H03K19/003(2006.01)I;H03K5/00(2006.01)I;H02M7/04(2006.01)I;H02M3/155(2006.01)I 主分类号 H03K19/003(2006.01)I
代理机构 电子科技大学专利中心 51203 代理人 葛启函
主权项 一种数字式自适应死区时间控制电路,由鉴相器、D触发器、可逆计数器、n选1多路选择器、(n+1)个延时单元、两个低翻转电平反相器、两个普通反相器构成的一个或非门构成;其特征在于:低翻转电平反相器2的反相输出端通过第(n+1)延时单元接鉴相器的NLX输入端,低翻转电平反相器1的反相输出端通过普通反相器3接鉴相器的GNN输入端;鉴相器的UP输出端接入D触发器的D输入端,鉴相器的DN输出端接D触发器的CLOCK输入端;D触发器的清零端CLR接外部清零信号,D触发器的OUT输出端接入可逆计数器的N输入端;外部时钟信号CLK经普通反相器4接可逆计数器的CLOCK输入端,外部清零信号CLR接可逆计数器的CLR清零端,可逆计数器的Q1至Qm输出端分别对应接n选1多路选择器的A输入端A1至Am;脉冲宽度调制信号PWM接延时单元n的输入端,延时单元n至延时单元1依次串联,延时单元i的输出端接n选1多路选择器的D输入端Di,1≤i≤n;或非门的一个输入端接脉冲宽度调制信号PWM,另一个输入端鉴相器的GNN输入端。
地址 611731 四川省成都市高新区(西区)西源大道2006号