| 主权项 |
一种5T单埠静态随机存取记忆体，包括：一记忆体阵列，该记忆体阵列系由复数个记忆体区块所组成，每一记忆体区块更包括有复数个记忆体晶胞(1)；以及复数个控制电路(2)，每一记忆体区块设置一个控制电路(2)；其中，每一记忆体晶胞(1)更包含：一第一反相器，系由一第一PMOS电晶体(P1)与一第一NMOS电晶体(M1)所组成，该第一反相器系连接在一电源供应电压(VDD)与一第一低电压节点(VL1)之间；一第二反相器，系由一第二PMOS电晶体(P2)与一第二NMOS电晶体(M2)所组成，该第二反相器系连接在该电源供应电压(VDD)与一第二低电压节点(VL2)之间；一储存节点(A)，系由该第一反相器之输出端所形成；一反相储存节点(B)，系由该第二反相器之输出端所形成；以及一第三NMOS电晶体(M3)，系连接在该储存节点(A)与对应之一位元线(BL)之间，且闸极连接至对应之一字元线(WL)；其中，该第一反相器和该第二反相器系呈交互耦合连接，亦即该第一反相器之输出端(即储存节点A)系连接至该第二反相器之输入端，而该第二反相器之输出端(即反相储存节点B)则连接至该第一反相器之输入端；其中，每一控制电路(2)更包含：一第四NMOS电晶体(M21)，该第四NMOS电晶体(M21)之源极系连接至接地电压，而闸极与汲极系连接在一起，并连接至该第一低电压节点(VL1)；一第五NMOS电晶体(M22)，该第五NMOS电晶体(M22)之源极、闸极与汲极系分别连接至接地电压、一反相待机模式控制信号()与该第二低电压节点(VL2)；一第六NMOS电晶体(M23)，该第六NMOS电晶体(M23)之源极、闸极与汲极系分别连接至该第二低电压节点(VL2)、一待机模式控制信号(S)与该第一低电压节点(VL1)；一第七NMOS电晶体(M24)，该第七NMOS电晶体(M24)之源极连接至接地电压，汲极连接至该第一低电压节点(VL1)，而闸极连接至一第八NMOS电晶体(M25)之汲极、一第九NMOS电晶体(M26)之汲极与一第十NMOS电晶体(M27)之源极；该第八NMOS电晶体(M25)，该第八NMOS电晶体(M25)之源极、闸极与汲极系分别连接至接地电压、一写入致能信号(WE)与第七NMOS电晶体(M24)之闸极；该第九NMOS电晶体(M26)，该第九NMOS电晶体(M26)之源极、闸极与汲极系分别连接至接地电压、一待机模式控制信号(S)与第七NMOS电晶体(M24)之闸极；该第十NMOS电晶体(M27)，该第十NMOS电晶体(M27)之源极、闸极与汲极系分别连接至第七NMOS电晶体(M24)之闸极、一反相写入致能信号()与一第十一NMOS电晶体(M28)之汲极；以及该第十一NMOS电晶体(M28)，该第十一NMOS电晶体(M28)之源极、闸极与汲极系分别连接至该第十NMOS电晶体(M27)之汲极、该反相待机模式控制信号()与该电源供应电压(VDD)；其中，该反相待机模式控制信号()系由该待机模式控制信号(S)经一第三反相器而获得，而该反相写入致能信号()系由写入致能信号(WE)经一第四反相器而获得。 |
