| 摘要 |
<p>본 발명은 폴리실리콘 전극의 불충분한 도핑 농도 및 폴리 침투 문제를 방지하는 반도체 장치의 게이트 패턴 및 그의 제조 방법을 제공하기 위한 것으로, 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계; 상기 리세스 패턴을 매립하면서 기판 상부로 돌출되는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 선택적으로 식각하여 홈을 형성하는 단계; 상기 홈을 매립하는 폴리실리콘전극을 형성하는 단계; 상기 폴리실리콘전극 및 게이트 절연막 상에 전극용 금속층을 형성하는 단계; 및 상기 전극용 금속층 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하고, 상기 리세스 패턴은 상기 게이트 패턴의 에지부에 사각형태의 둘레로 형성하는 것을 특징으로 하여, 산화막과 질화산화막이 적층된 게이트 절연막으로 폴리실리콘전극을 감싸는 구조의 게이트 패턴을 형성하여 단채널 효과를 개선, 프리징 전계 필드 집중(Fringing electric field crowding) 현상을 완화, 트랜스컨덕턴스(Transconductance)의 열화를 방지하는 효과가 있다.</p> |
