发明名称 一种基于GPU的Cache模拟器及其时间并行加速模拟方法
摘要 本发明提出了一种基于GPU的Cache模拟器及其时间并行加速方法,该Cache模拟器包括初始化模块、Trace分段模块、GPU并行模拟模块、GPU并行修正模块与统计计算模块,本发明建立在具有强大的高性能并行计算能力的GPU上,具备多粒度、多配置能力和并行模拟的特性,并采用时间并行加速方法,对较长Trace序列进行分段,在GPU上实现多Trace段的并行模拟,模拟过程中利用GPU并行修正模块修正模拟过程造成的误差。本发明提高了Cache模拟效率,更好的利用了计算资源,同时实现了较高的性价比。
申请公布号 CN101770391B 申请公布日期 2011.10.19
申请号 CN201010105079.6 申请日期 2010.02.02
申请人 北京航空航天大学 发明人 万寒;高小鹏;马俊杰;王志强;龙翔
分类号 G06F9/455(2006.01)I;G06F12/08(2006.01)I;G06T1/20(2006.01)I;G06T1/60(2006.01)I 主分类号 G06F9/455(2006.01)I
代理机构 北京永创新实专利事务所 11121 代理人 周长琪
主权项 一种基于GPU的高速缓冲存储器模拟器,其特征在于,包括初始化模块、访存记录分段模块、GPU并行模拟模块、GPU并行修正模块与统计计算模块;初始化模块用于读取用户设定的配置文件并解析该配置文件,得到所要模拟高速缓冲存储器的配置参数及模拟维度参数,并将各参数传递给访存记录分段模块;访存记录分段模块用于对载入的访存记录序列进行分段,并为各访存记录段分配高速缓冲存储器实例和初始化高速缓冲存储器实例;GPU并行模拟模块用于模拟GPU显存中的各访存记录段,记录模拟结果包括命中、缺失次数和保存需要进行修正的修正访存记录序列,并将模拟结果传递给统计计算模块,将修正访存记录序列提供给GPU并行修正模块;GPU并行修正模块使用修正访存记录序列在对应高速缓冲存储器实例上进行模拟,记录模拟结果包括命中次数,并将模拟结果传递给统计计算模块;统计计算模块综合GPU并行模拟模块的和GPU并行修正模块的模拟结果,计算出最终的模拟结果,将模拟结果写入文件保存。
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