| 摘要 |
<p>FUSI(완전 실리사이드화) 게이트 전극(18)을 갖는 nFET(22)를 포함하되, 이중 응력 라이너 구성이 채널 영역에서의 응력을 증대시키기 위해 이용되는 반도체구조체가 제공된다. 이중 응력 라이너 구성은 nFET의 FUSI 게이트 전극의 상부면과 동일면에 있는 상부면을 갖는 제1 응력 라이너(24)를 포함한다. 제1 응력 라이너는 FUSI 게이트 전극 상단에 제공되지 않는다. 제1 응력 라이너는 FUSI 게이트 전극을 갖는 nFET의 측면들을 부분적으로 감싼다. 제2 응력 라이너(26)는 제1 응력 라이너의 상부면 뿐만 아니라 FUSI 게이트 전극을 포함한 nFET 상단에 위치된다. 제1 응력 라이너는 인장 응력 라이너이고, 제2 응력 라이너는 압축 응력 라이너이다.</p> |
