| 发明名称 | 高速PLL时钟乘法器 | ||
| 摘要 | 本发明涉及实现采用自动限界算法锁定到宽范围输入基准信号的PLL单元的混合模式电子电路。 | ||
| 申请公布号 | CN102210101A | 申请公布日期 | 2011.10.05 |
| 申请号 | CN200980145659.3 | 申请日期 | 2009.07.31 |
| 申请人 | 辛奥普希斯股份有限公司 | 发明人 | J·J·玛查多 |
| 分类号 | H03L7/087(2006.01)I;H03L7/095(2006.01)I | 主分类号 | H03L7/087(2006.01)I |
| 代理机构 | 上海专利商标事务所有限公司 31100 | 代理人 | 李玲 |
| 主权项 | 一种锁相环电路，包括：模拟部分，其适配成生成响应于宽范围输入频率的压控振荡器的输出；以及数字部分，其适配成选择性地过采样或不过采样所述压控振荡器频率以使得所述压控振荡器对多个输入频率维持在其线性工作区域中。 | ||
| 地址 | 美国加利福尼亚州 | ||