SPACER AND GATE DIELECTRIC STRUCTURE FOR PROGRAMMABLE HIGH-K/METAL GATE MEMORY TRANSISTORS INTEGRATED WITH LOGIC TRANSISTORS AND METHOD OF FORMING THE SAME

摘要

메모리 디바이스를 제조하는 방법이 제공되는데, 이 방법은 반도체 기판 위에 배치되는(overlying) 층이진(layered) 게이트 스택을 형성하고 상기 층이진 게이트 스택의 하이-케이 게이트 유전체층 상에서 중지하는 금속 전극층을 패터닝하여 상기 반도체 기판 상에 제1 금속 게이트 전극(16) 및 제2 금속 게이트 전극(21)을 제공하는 것으로부터 시작될 수 있다. 그 다음 공정 시퀀스에서, 하이-케이 게이트 유전체층(12)의 일부분 위에 배치되는 상기 제1 금속 게이트 전극 상에 적어도 하나의 스페이서(55)가 형성되는데, 여기서 상기 하이-케이 게이트 유전체층의 나머지 부분이 노출된다. 상기 하이-케이 게이트 유전체층의 상기 나머지 부분은 식각되어 상기 제1 금속 게이트 전극의 측벽을 넘어서 연장되는 부분을 갖는 제1 하이-케이 게이트 유전체(17) 및 상기 제2 금속 게이트 전극의 측벽에 정렬되는 에지를 갖는 제2 하이-케이 게이트 유전체(22)를 제공한다. 전자들은 스페이서(55)에 트랩될 수 있다.