| 主权项 |
一种记忆体的制作方法，包含有：提供一基底，其中包含一第一浅沟渠隔离结构与一沟渠电容，该沟渠电容包含有一第一导电层与一电容介电层包覆该第一导电层，并使其与该基底完全绝缘；于该第一导电层之上表面形成一第一氧化层；于该沟渠电容之一侧形成一控制闸极；于该控制闸极上形成一闸极上盖层；于该控制闸极与该沟渠电容之间的该基底形成一汲极掺杂区，以及于该控制闸极之一侧的该基底形成一源极掺杂区；去除该第一氧化层；以及同时形成一表面导电带以及一位元线接触垫，其中该表面导电带覆盖于该汲极掺杂区与该第一导电层以及部分覆盖该闸极上盖层上，该位元线接触垫覆盖于该源极掺杂区。如请求项1之记忆体的制作方法，在形成该位元线接触垫之后，另包含：于该沟渠电容内形成一第二浅沟渠隔离结构。如请求项1之记忆体的制作方法，其中形成该控制闸极包含有以下步骤：于该沟渠电容之一侧形成一第一沟渠；于该第一沟渠表面形成一第二氧化层；于该第二氧化层上形成一第二导电层，并使其填满该第一沟渠；回蚀刻该第二导电层；以及于该第二导电层上形成一第三导电层，并使其填满该第一沟渠，作为该控制闸极。如请求项3之记忆体的制作方法，其中在回蚀刻该第二导电层之后，另包含有：于该第二导电层上形成一第一侧壁子。如请求项1之记忆体的制作方法，形成该控制闸极之方式包含有以下步骤：于该沟渠电容之一侧形成一第二沟渠，其中该第二沟渠包含有该第一浅沟渠隔离结构；非等向蚀刻该第二沟渠之底部，在该第二沟渠之底部形成一鮨状结构；于该第二沟渠表面与该鮨状结构表面形成一第三氧化层；于该第三氧化层上形成一第四导电层；回蚀刻该第四导电层；以及于该第四导电层上形成一第五导电层，并使其填满该第二沟渠，作为该控制闸极。如请求项5之记忆体的制作方法，其中在回蚀刻该第四导电层之后，另包含有：于该第四导电层上形成一第二侧壁子。如请求项1之记忆体的制作方法，其中该表面导电带包含金属、金属矽化物、非金属以及其组合。如请求项1之记忆体的制作方法，其中该表面导电带之厚度系为3个金属原子或500@sIMGCHAR!d10028.TIF@eIMG!。如请求项7之记忆体的制作方法，其中该非金属包含石墨、多晶矽以及其组合。如请求项3之记忆体的制作方法，其中该第三导电层包含鵭、镍、金属矽化物、多晶矽以及其组合。如请求项5之记忆体的制作方法，其中该第五导电层包含鵭、镍、金属矽化物、多晶矽以及其组合。一种记忆体单元结构，包含：一基底；一第一沟渠，位于该基底中；一控制闸极，位于该第一沟渠中；一闸极上盖层，位于该第一沟渠中，其中该闸极上盖层覆盖于该控制闸极之上；一第一闸极氧化层，位于该第一沟渠之内壁；一源极掺杂区，设于该第一沟渠之一侧的该基底中；一汲极掺杂区，设于该第一沟渠之另一侧的该基底中；一闸极通道，介于该汲极掺杂区与该源极掺杂区之间；一沟渠电容，邻接该汲极掺杂区，且该沟渠电容包含至少一导电层以及一电容介电层包覆该导电层，并使其与该基底完全绝缘；一表面导电带，凸出于该基材表面，用来电连接该汲极掺杂区与该导电层，其中该表面导电带部分覆盖该闸极上盖层；以及一位元线接触垫覆盖该源极掺杂区。如请求项12之记忆体单元结构，其中该控制闸极包含一字元线。如请求项12之记忆体单元结构，其中进一步包含一浅沟渠隔离结构于该沟渠电容中。如请求项12之记忆体单元结构，其中进一步包含一侧壁子位于第一闸极氧化层之表面。如请求项12之记忆体单元结构，其中进一步包含一鮨状结构位于该第一沟渠底部。如请求项12之记忆体单元结构，其中进一步包含一第二闸极氧化层覆盖该鮨状结构表面。如请求项12之记忆体单元结构，其中该闸极通道为U型。如请求项12之记忆体单元结构，其中该表面导电带包含金属、金属矽化物、非金属以及其组合。如请求项19之记忆体的制作方法，其中该表面导电带之厚度系为3个金属原子或500@sIMGCHAR!d10029.TIF@eIMG!。如请求项19之记忆体单元结构，其中该非金属包含石墨、多晶矽以及其组合。如请求项13之记忆体单元结构，其中该字元线包含鵭、镍、金属矽化物、多晶矽以及其组合。 |
