| 主权项 |
一种非挥发性记忆体单元阵列，包含：一半导体基材；多个非挥发性记忆体单元，形成于该基材中且排列成多列及多行；各个记忆体单元包含：一第一终端及一第二终端，其等在该基材中且具有一通道介于其间，该通道具有一第一部分及一第二部分；一电晶体闸极，其系与该基材绝缘且设置来控制该通道之该第一部分中之电流传导；一浮动闸极，其系与该基材绝缘且设置来控制该通道之该第二部分中之电流传导；一控制闸极，其系电容耦合至该浮动闸极；多数埋设式位元线，其等于该基材中且排列成实质上彼此平行；各埋设式位元线系电连结至排列于同一行之记忆体单元之第一终端；其中于同一列之相邻记忆体单元共享一共通埋设式位元线；多数埋设式源极线，其等于该基材中且排列成实质上彼此平行；各埋设式源极线系电连结至排列于同一行之记忆体单元之第二终端；其中于同一列之相邻记忆体单元共享一共通埋设式源极线；多数闸极线，其等排列成实质上彼此平行，各闸极线系电连结至排列于同一行之记忆体单元之电晶体闸极；以及多数字线，其等排列成实质上彼此平行，各字线系电连结至排列于同一列之记忆体单元之控制闸极。如申请专利范围第1项之阵列，其中该通道之该第一部份系相邻于该第一终端，且该通道之该第二部分系相邻于且介于该通道之该第一部分与该第二终端间，以及其中该埋设式位元线系介于同一列彼此相邻之记忆体单元之相邻电晶体闸极间，以及其中该埋设式源极线系介于同一列彼此相邻之记忆体单元之相邻浮动闸极间。如申请专利范围第2项之阵列，进一步包含：多数沟槽，其等于该基材中且实质上彼此平行；各沟槽具有一第一侧壁、一第二侧壁及一底壁；各埋设式源极线系沿着该沟槽之底壁；其中同一行之第一记忆体单元的浮动闸极系设置于与该第一侧壁绝缘的同一沟槽中，且相邻于该等第一记忆体单元之同一行之第二记忆体单元的浮动闸极系设置于与该第二侧壁绝缘的同一沟槽内。如申请专利范围第3项之阵列，其中同一列之相邻记忆体单元共享一共通控制闸极且其中该共通控制闸极系设置于与该浮动闸极绝缘的该沟槽内。如申请专利范围第4项之阵列，其中该等多数沟槽系彼此隔开，有一实质上平坦面于该基材上，介于各对相邻沟槽间；其中记忆体单元之电晶体闸极系与平坦面绝缘且隔开，以及各个电晶体闸极系相邻于一沟槽。如申请专利范围第5项之阵列，其中各埋设式位元线系于该基材中沿着该平坦面且介于一对电晶体闸极间。如申请专利范围第2项之阵列，进一步包含：多数沟槽，其等于该基材中且实质上彼此平行；各沟槽具有一第一侧壁、一第二侧壁及一底壁；各埋设式位元线系沿着该沟槽之底壁；其中同一行之第一记忆体单元的电晶体闸极系设置于与该第一侧壁绝缘的同一沟槽内，且相邻于该等第一记忆体单元之同一行之第二记忆体单元的电晶体闸极系设置于与该第二侧壁绝缘的该同一沟槽内。如申请专利范围第7项之阵列，其中同一列之相邻记忆体单元共享一共通电晶体闸极，且其中该共通电晶体闸极系设置于与该第一侧壁及第二侧壁绝缘的该沟槽内。如申请专利范围第8项之阵列，其中该等多数沟槽系彼此隔开，且介于各对相邻沟槽间有一实质上平坦面于该基材上，其中记忆体单元之浮动闸极系与该平坦面绝缘且隔开，且各个浮动闸极系相邻于一沟槽。如申请专利范围第9项之阵列，其中各个该等埋设式源极线系于该基材中沿着该平坦面且介于一对浮动闸极间。一种抹除于一阵列之一经选定之非挥发性记忆体单元之方法，该阵列具有多个非挥发性记忆体单元形成于一半导体基材上，且排列成多列及多行；于该基材上之多数沟槽系实质上彼此平行；各沟槽具有一侧壁及一底壁；其中于该基材上之各记忆体单元包含一第一终端及一第二终端，具有一通道介于其间，该通道具有一第一部分及一第二部分；一电晶体闸极其系与该基材绝缘且设置来控制于该通道之该第一部分之电流传导；于一沟槽中之一浮动闸极其系与该基材绝缘且设置来控制于该通道之该第二部分之电流传导，沿着该沟槽之该侧壁；于该相同沟槽中之一控制闸极其系电容耦合至该浮动闸极；于该基材中之多数埋设式位元线系排列成实质上彼此平行；各埋设式位元线系电连结至排列于同一行之记忆体单元之第一终端；其中于同一列之相邻之记忆体单元共享一共通埋设式位元线；于该基材中之多数埋设式源极线系排列成实质上彼此平行；各埋设式源极线系电连结至排列于同一行之记忆体单元之该第二终端，各第二终端系位于该基材之一沟槽的该底壁中；其中于同一列之相邻记忆体单元共享一共通埋设式源极线；多数闸极线排列成实质上彼此平行，各闸极线系电连结至排列于同一行之该等记忆体单元之电晶体闸极；以及多数字线系排列成实质上彼此平行，各字线系电连结至排列于同一列之该等记忆体单元之控制闸极，该方法包含下列步骤：施加一第一正电压至一连结至该经选定之记忆体单元之控制闸极之字线；施加一第二电压至一连结至该经选定之记忆体单元之电晶体闸极之闸极线；施加一第三电压至连结至该经选定之记忆体单元之第一终端之埋设式位元线；施加一第四电压至连结至该经选定之记忆体单元之第二终端之埋设式源极线；其中该第一正电压系比该第二电压、第三电压或第四电压之正值更高；藉此电子由该经选定之记忆体单元之浮动闸极穿隧至该经选定之记忆体单元之该控制闸极，因而抹除该浮动闸极。如申请专利范围第11项之方法，其中该第二电压、第三电压及第四电压皆为地电位。如申请专利范围第12项之方法，进一步包含：施加地电压至未连结至经选定之记忆体单元之控制闸极之该等字线。一种抹除于一阵列之一经选定之非挥发性记忆体单元之方法，该阵列具有多个非挥发性记忆体单元形成于一半导体基材上，且排列成多列及多行；于该基材上之多数沟槽系实质上彼此平行；各沟槽具有一侧壁及一底壁；其中于该基材上之各记忆体单元包含一第一终端及一第二终端，具有一通道介于其间，该通道具有一第一部分及一第二部分；一电晶体闸极其系与该基材绝缘且设置来控制于该通道之该第一部分之电流传导；于一沟槽中之一浮动闸极其系与该基材绝缘且设置来控制于该通道之该第二部分之电流传导，沿着该沟槽之该侧壁；于该相同沟槽中之一控制闸极其系电容耦合至该浮动闸极；于该基材中之多数埋设式位元线系排列成实质上彼此平行；各埋设式位元线系电连结至排列于同一行之记忆体单元之第一终端；其中于同一列之相邻记忆体单元共享一共通埋设式位元线；于该基材中之多数埋设式源极线系排列成实质上彼此平行；各埋设式源极线系电连结至排列于同一行之记忆体单元之该第二终端，各第二终端系位于该基材之一沟槽的该底壁中；其中于同一列之相邻记忆体单元共享一共通埋设式源极线；多数闸极线系排列成实质上彼此平行，各闸极线系电连结至排列于同一行之该等记忆体单元之电晶体闸极；以及多数字线系排列成实质上彼此平行，各字线系电连结至排列于同一列之该等记忆体单元之控制闸极，该方法包含下列步骤：施加一负电压至一连结至该经选定之记忆体单元之控制闸极之字线；施加一正电压至一连结至该经选定之记忆体单元之电晶体闸极之闸极线；施加一第一电压至一连结至该经选定之记忆体单元之第一终端之埋设式位元线；施加一第二电压至一连结至该经选定之记忆体单元之第二终端之埋设式源极线；藉此电子由该浮动闸极穿隧至该电晶体闸极，因而抹除该浮动闸极。如申请专利范围第14项之方法，其中该第一电压及第二电压为地电位。如申请专利范围第14项之方法，进一步包含读取该经选定之记忆体单元，以及于该经选定之记忆体单元被抹除之情况下，施加非正电压至该连结至该经选定之记忆体单元之电晶体闸极之闸极线。如申请专利范围第16项之方法，其中该经选定之记忆体单元系以施加至闸极线之电压被迭代地抹除与读取，该闸极线系连结至该经选定之记忆体单元之电晶体闸极，用来控制该抹除循环的停止。一种抹除于一阵列之一经选定之非挥发性记忆体单元之方法，该阵列具有多个非挥发性记忆体单元形成于一半导体基材上，且排列成多列及多行；于该基材上之多数沟槽系实质上彼此平行；各沟槽具有一侧壁及一底壁；其中于该基材上之各记忆体单元包含一第一终端及一第二终端，具有一通道介于其间，该通道具有一第一部分及一第二部分；一电晶体闸极其系与该基材绝缘且设置来控制于该通道之该第一部分之电流传导；于一沟槽中之一浮动闸极其系与该基材绝缘且设置来控制于该通道之该第二部分之电流传导，沿着该沟槽之该侧壁；于该相同沟槽中之一控制闸极其系电容耦合至该浮动闸极；于该基材中之多数埋设式位元线系排列成实质上彼此平行；各埋设式位元线系电连结至排列于同一行之记忆体单元之第一终端；其中于同一列之相邻记忆体单元共享一共通埋设式位元线；于该基材中之多数埋设式源极线系排列成实质上彼此平行；各埋设式源极线系电连结至排列于同一行之记忆体单元之该第二终端，各第二终端系位于该基材之一沟槽的该底壁中；其中于同一列之相邻之记忆体单元共享一共通埋设式源极线；多数闸极线排列成实质上彼此平行，各闸极线系电连结至排列于同一行之该等记忆体单元之电晶体闸极；以及多数字线系排列成实质上彼此平行，各字线系电连结至排列于同一列之该等记忆体单元之控制闸极，该方法包含下列步骤：施加一负电压至一连结至该经选定之记忆体单元之控制闸极之字线；施加一第一电压至一连结至该经选定之记忆体单元之电晶体闸极之闸极线；施加一正电压至一连结至该经选定之记忆体单元之第二终端之埋设式源极线；藉此电子由该浮动闸极穿隧至该源极线，因而抹除该浮动闸极。如申请专利范围第18项之方法，其中该第一电压为地电位。如申请专利范围第19项之方法，进一步包含施加地电压至该未连结至经选定之记忆体单元之控制闸极之字线。如申请专利范围第18项之方法，其中该方法抹除一对相邻设置之记忆体单元，其各自有一浮动闸极于一共通沟槽内，且有一源极线为共通。一种于一第一传导型别之半导体基材制造一非绝缘之非挥发性记忆体单元阵列之方法，该方法包含下列步骤：于该基材之一第一方向上形成多数彼此隔开之沟槽，各沟槽具有一第一侧壁、一第二侧壁、及一底壁；沿该基材中之各沟槽之底壁形成一第二传导型别之第一终端；沿各沟槽之该第一侧壁及第二侧壁形成一对浮动闸极，各浮动闸极分别系与该第一侧壁及第二侧壁隔开；于各沟槽中形成一控制闸极；各控制闸极系与该沟槽之浮动闸极绝缘且电容耦合至该浮动闸极，且各控制闸极系与沿该沟槽之底壁之该第一终端绝缘；沿一实质上垂直该第一方向之第二方向图案化该基材，以及形成多数彼此隔开之绝缘区于各沟槽，以及于该第一方向上形成彼此绝缘的多数浮动闸极；形成多数彼此隔开之实质上平行之电晶体闸极，各电晶体闸极系于该第一方向延伸且与基材隔开及绝缘，以及于介于各对沟槽间之区域相邻于一沟槽而设置；形成一第二传导型别之第二终端于该基材上之该第一方向延伸，介于于各对沟槽间之区域之各对电晶体闸极间；以及于相同第二方向形成一电接触至各控制闸极。一种于一第一型别之半导体基材制造一非绝缘之非挥发性记忆体单元阵列之方法，该方法包含下列步骤：于该基材之一第一方向上形成多数彼此隔开之实质上平行之经遮罩区，其中一未经遮罩区系在该基材上介于各对相邻之经遮罩区之间形成；形成一对彼此隔开之电晶体闸极，其实质上彼此平行延伸于该第一方向上之各个未经遮罩区之处，各个电晶体闸极系相邻于一遮罩区，且隔开以及绝缘于该基材；形成一第二导电型别之第一终端于该基材，于该第一方向延伸且系介于各未经遮罩区之各对电晶体闸极间；去除该经遮罩区；形成一沟槽区于该基材，于该第一方向延伸，且系介于各对相邻之未经遮罩区间；各沟槽具有一第一侧壁、一第二侧壁、及一底壁；于该基材上形成一第二传导型别之第二终端，其系于该第一方向沿各沟槽之底壁延伸；分别沿该第一侧壁及第二侧壁，于各沟槽中形成一对浮动闸极，各浮动闸极与其个别之侧壁隔开；于各沟槽中形成一控制闸极；各控制闸极系与沟槽内之浮动闸极绝缘且电容耦合至该浮动闸极，且该各控制闸极沿各沟槽之底壁与该第二终端绝缘；沿一实质上垂直该第一方向之第二方向图案化各沟槽，以及于各沟槽中形成多数彼此隔开之绝缘区；以及形成电接触至各设置于相同第二方向之控制闸极。一种非挥发性记忆体单元阵列，包含：一半导体基材；多个非挥发性记忆体单元形成于该基材中且排列成多列及多行；各个记忆体单元包含：一第一终端及一第二终端，其等于该基材中且具有一通道介于其间；一沟槽，其系朝一行方向于该基材中延伸，该沟槽具有一侧壁及一底壁；一浮动闸极，其于该沟槽中且与该设置来控制该通道中之电流传导之侧壁绝缘；一控制闸极，其于该沟槽中且系电容耦合至该浮动闸极；该第一终端于该基材中且沿着该沟槽之底壁；该第二终端于该基材中且相邻该沟槽；多数埋设式位元线，其等于该基材中且排列成实质上彼此平行；各埋设式位元线系电连结至排列于同一行之记忆体单元之第二终端；其中于同一列之相邻记忆体单元共享一共通埋设式位元线；多数埋设式源极线，其等于该基材中且排列成实质上彼此平行；各埋设式源极线系电连结至排列于同一行之记忆体单元之第一终端；其中于同一列之相邻记忆体单元共享一共通埋设式源极线；多数字线，其等排列成实质上彼此平行，各字线系电连结至排列于同一列之记忆体单元之控制闸极。如申请专利范围第24项之阵列，其中该埋设式位元线系介于同一列彼此相邻之该等记忆体单元之相邻沟槽间；以及其中该埋设式源极线系介于同一列彼此相邻之该等记忆体单元之相邻之浮动闸极间。如申请专利范围第25项之阵列，进一步包含：各沟槽具有一第一侧壁、一第二侧壁及一底壁；其中于同一行之该等第一记忆体单元之浮动闸极系设置于同一沟槽且与该第一侧壁绝缘，以及于同一行之第二记忆体单元之浮动闸极，其系相邻于该等第一记忆体单元，以及其系设置于该同一沟槽内，且与该第二侧壁绝缘。如申请专利范围第26项之阵列，其中于同一列之该等相邻之记忆体单元共享一共通控制闸极；以及其中该共通控制闸极系设置于该沟槽内，且与该浮动闸极绝缘。一种双向非挥发性记忆体单元阵列，包含：一半导体基材；多个非挥发性记忆体单元形成于该基材且排列成多列及多行；各个记忆体单元包含：于该基材上之一第一终端及一第二终端，具有一通道介于其间，该通道具有一第一部分、一第二部分及一第三部分；一电晶体闸极其系与该基材绝缘且设置来控制于该通道之该第二部分之电流传导；一第一浮动闸极其系与该基材绝缘且设置来控制于该通道之该第一部分之电流传导；一第二浮动闸极其系与该基材绝缘且设置来控制于该通道之该第三部分之电流传导；该第二部分系介于该第一部分与该第三部分间；一第一控制闸极其系电容耦合至该第一浮动闸极；一第二控制闸极其系电容耦合至该第二浮动闸极；多数埋设式位元线于该基材排列成实质上彼此平行，且排列成连结于同一行之该等记忆体单元；一第一多数埋设式位元线之每一者系电连结至排列于同一行之该等记忆体单元之第一终端；其中于同一列之相邻之记忆体单元共享一共通第一终端；一第二多数埋设式位元线之每一者系电连结至排列于同一行之该等记忆体单元之第二终端；其中于同一列之相邻之记忆体单元共享一共通第二终端；多数闸极线排列成实质上彼此平行，各闸极线系电连结至排列于同一行之该等记忆体单元之电晶体闸极；以及多数字线排列成实质上彼此平行，各字线系电连结至排列于同一列之各个记忆体单元之第一控制闸极及第二控制闸极。如申请专利范围第28项之阵列，进一步包含：于该基材中多数彼此隔开之沟槽其系实质上彼此平行；各个沟槽具有一第一侧壁、一第二侧壁及一底壁，各基材之平坦部系介于各相邻沟槽间；第一埋设式位元线及第二埋设式位元线各自系沿一沟槽底壁；其中于同一行之该等第一记忆体单元之第一浮动闸极系设置于同一沟槽且与该第一侧壁绝缘，以及于同一行之第二记忆体单元之第一浮动闸极，其系相邻于该等第一记忆体单元，以及其系设置于该同一沟槽内，且与该第二侧壁绝缘。如申请专利范围第29项之阵列，其中于同一列一侧之相邻之记忆体单元共享一共通第一控制闸极；以及其中该共通第一控制闸极系设置于该沟槽内且与该浮动闸极绝缘。如申请专利范围第30项之阵列，其中于同一列另一侧之相邻之记忆体单元共享一共通第二控制闸极；以及其中该共通第二控制闸极系设置于该沟槽内且与该浮动闸极绝缘。如申请专利范围第29项之阵列，其中多数沟槽系彼此隔开，于该基材上具有实质上平坦面介于各对相邻之沟槽间；其中该等记忆体单元之电晶体闸极系与该平坦面绝缘且隔开。如申请专利范围第28项之阵列，进一步包含：于该基材中之多数彼此隔开之沟槽且实质上彼此平行；各个沟槽具有一第一侧壁、一第二侧壁及一底壁，该基材之平坦部系介于各相邻沟槽间；第一埋设式位元线及第二埋设式位元线各自系沿该基材之平坦部介于各相邻沟槽间；其中于同一行之第一记忆体单元之第一浮动闸极系于一侧与该基材之该平坦部隔开，该基材之该平坦部系介于一第一埋设式位元线与一沟槽之间；以及于同一行之相邻于第一记忆体单元之第二记忆体单元之第一浮动闸极系于另一侧与该基材之该平坦部隔开，该基材之该平坦部系介于一第二埋设式位元线与一沟槽间。如申请专利范围第33项之阵列，其中该记忆体单元之电晶体闸极系于一沟槽内且与第一侧壁及第二侧壁隔开。如申请专利范围第34项之阵列，其中于同一列一侧之相邻之记忆体单元共享一共通第一控制闸极；以及其中该共通第一控制闸极系电容耦合至该第一记忆体单元及第二记忆体单元之第一浮动闸极。如申请专利范围第35项之阵列，其中于同一列另一侧之相邻之记忆体单元共享一共通第二控制闸极；以及其中该共通第二控制闸极系电容耦合至该第一记忆体单元及第二记忆体单元之该等第二浮动闸极。一种于一形成于一半导体基材之双向非挥发性记忆体单元阵列抹除一经选定之非挥发性记忆体单元之方法，该阵列具有多数非挥发性记忆体单元形成于该基材，排列成多列及多行；于该基材上之多数彼此隔开之沟槽系实质上彼此平行；各个沟槽具有一第一侧壁、一第二侧壁及一底壁，有一基材之平坦部介于各相邻沟槽间；于该基材上之各个记忆体单元包含一第一终端及一第二终端，具有一通道介于其间，该通道具有一第一部分、一第二部分及一第三部分；该第一部分系沿一第一沟槽之第一侧壁，该第三部分系沿一第二沟槽之第二侧壁，以及该第二部分系沿该第一沟槽与该第二沟槽间之该平坦部分；一电晶体闸极系与该基材之该平坦部分绝缘，且系设置以控制于该通道之第二部分之电流传导；一第一浮动闸极系与该基材绝缘，且系设置来控制于该通道之第一部分之电流传导；一第二浮动闸极系与该基材绝缘，且系设置来控制于该通道之第三部分之电流传导；一第一控制闸极电容耦合至该第一浮动闸极；一第二控制闸极电容耦合至该第二浮动闸极；该基材中之多数埋设式位元线配置成于实质上彼此平行，以及配置来连结于同一行之该等记忆体单元；各第一埋设式位元线系电连结至配置于同一行之该等记忆体单元之第一终端，其中于同一列之相邻之记忆体单元共享一共通第一终端；该第一终端系沿该第一沟槽之底壁；各第二埋设式位元线系电连结至配置于同一行之该等记忆体单元之第二终端，其中于同一列之相邻之记忆体单元共享一共通第二终端；该第二终端系沿该第二沟槽之底壁；多数闸极线系配置成实质上彼此平行，各闸极线系电连结至配置于同一行之该等记忆体单元之电晶体闸极；以及多数字线系配置成实质上彼此平行，各字线系电连结至配置于同一列之各个记忆体单元之第一控制闸极及第二控制闸极；其中于同一行之第一记忆体单元之第一浮动闸极系设置于同一沟槽且与该第一侧壁绝缘，以及于同一行之相邻于第一记忆体单元之第二记忆体单元之第一浮动闸极系设置于同一沟槽且与该第二侧壁绝缘；该方法包含下列步骤：施加一第一正电压至一连结至该经选定之记忆体单元之第一控制闸极及第二控制闸极之字线；施加一第二电压至一连结至该经选定之记忆体单元之电晶体闸极之闸极线；施加一第三电压至一连结至该经选定之记忆体单元之第一终端之第一埋设式位元线；施加一第四电压至一连结至该经选定之记忆体单元之第二终端之第二埋设式位元线；其中该第一正电压系比该第二电压、第三电压或第四电压之正值更高；藉此电子由该经选定之记忆体单元之第一浮动闸极及第二浮动闸极，分别穿隧至该经选定之记忆体单元之第一控制闸极及第二控制闸极，因而抹除该浮动闸极。如申请专利范围第37项之方法，其中该第二电压、第三电压及第四电压皆为地电位。如申请专利范围第38项之方法，进一步包含：施加地电压至未连结至经选定之记忆体单元之第一控制闸极及第二控制闸极之该等字线。一种于一形成于一半导体基材之双向非挥发性记忆体单元阵列抹除一经选定之非挥发性记忆体单元之方法，该阵列具有多数非挥发性记忆体单元形成于该基材，排列成多列及多行；于该基材中多数彼此隔开之沟槽系实质上彼此平行；各个沟槽具有一第一侧壁、一第二侧壁及一底壁，有一基材之平坦部介于各相邻沟槽间；于该基材上之各个记忆体单元包含一第一终端及一第二终端，具有一通道介于其间，该通道具有一第一部分、一第二部分及一第三部分；该第一部分系沿一第一沟槽之第一侧壁，该第三部分系沿一第二沟槽之第二侧壁，以及该第二部分系沿该第一沟槽与该第二沟槽间之该平坦部分；一电晶体闸极系与该基材之该平坦部分绝缘，且系设置来控制于该通道之第二部分之电流传导；一第一浮动闸极系与该基材绝缘，且系设置来控制于该通道之该第一部分之电流传导；一第二浮动闸极系与该基材绝缘，且系设置来控制电流于该通道之该第三部分之电流传导；一第一控制闸极电容耦合至该第一浮动闸极；一第二控制闸极电容耦合至该第二浮动闸极；于该基材中之多数埋设式位元线系配置成实质上彼此平行，以及配置来连结于同一行之该等记忆体单元；各第一埋设式位元线系电连结至配置于同一行之该等记忆体单元之第一终端，其中于同一列之相邻之记忆体单元共享一共通第一终端；该第一终端系沿该第一沟槽之底壁；各第二埋设式位元线系电连结至配置于同一行之该等记忆体单元之第二终端，其中于同一列之相邻之记忆体单元共享一共通第二终端；该第二终端系沿该第二沟槽之底壁；多数闸极线系配置成实质上彼此平行，各闸极线系电连结至配置于同一行之该等记忆体单元之电晶体闸极；以及多数字线系配置成实质上彼此平行，各字线系电连结至配置于同一列之各个记忆体单元之第一控制闸极及第二控制闸极；其中于同一行之第一记忆体单元之第一浮动闸极系设置于同一沟槽且与该第一侧壁绝缘，以及于同一行之相邻于第一记忆体单元之第二记忆体单元之第一浮动闸极系设置于同一沟槽且与该第二侧壁绝缘；该方法包含下列步骤：施加一负电压至一连结至该经选定之记忆体单元之第一控制闸极及第二控制闸极之字线；施加一正电压至一连结至该经选定之记忆体单元之电晶体闸极之闸极线；施加一第一电压至一连结至该经选定之记忆体单元之第一终端之第一埋设式位元线；施加一第二电压至一连结至该经选定之记忆体单元之第二终端之第二埋设式位元线；藉此电子由该第一浮动闸极及第二浮动闸极穿隧至该电晶体闸极，因而抹除该浮动闸极。如申请专利范围第40项之方法，其中该第一电压及第二电压为地电位。如申请专利范围第40项之方法，进一步包含读取该经选定之记忆体单元；以及于该经选定之记忆体单元被抹除之情况下，施加非正电压至该连结至该经选定之记忆体单元之电晶体闸极之闸极线。如申请专利范围第42项之方法，其中该经选定之记忆体单元系以所施加至闸极线之电压而被迭代地抹除与读取，该闸极线系连结至该经选定之记忆体单元之电晶体闸极，用来控制该抹除循环的停止。一种于一形成于一半导体基材之双向非挥发性记忆体单元阵列抹除一经选定之非挥发性记忆体单元之方法，该阵列具有多数非挥发性记忆体单元形成于该基材，排列成多列及多行；多数彼此隔开之沟槽于该基材系实质上彼此平行；各个沟槽具有一第一侧壁、一第二侧壁及一底壁，有一基材之平坦部介于各相邻沟槽间；于该基材上之各个记忆体单元包含一第一终端及一第二终端，具有一通道介于其间，该通道具有一第一部分、一第二部分及一第三部分；该第一部分系沿一第一沟槽之第一侧壁，该第三部分系沿一第二沟槽之第二侧壁，以及该第二部分系沿该第一沟槽与该第二沟槽间之该平坦部分；一电晶体闸极系与该基材之平坦部分绝缘，且系设置来控制于该通道之第二部分之电流传导；一第一浮动闸极系与该基材绝缘，且系设置来控制于该通道之该第一部分之电流传导；一第二浮动闸极系与该基材绝缘，且系设置来控制于该通道之第三部分之电流传导；一第一控制闸极电容耦合至该第一浮动闸极；一第二控制闸极电容耦合至该第二浮动闸极；于该基材中之多数埋设式位元线系配置成实质上彼此平行，以及配置来连结于同一行之该等记忆体单元；各第一埋设式位元线系电连结至配置于同一行之该等记忆体单元之第一终端，其中于同一列之相邻之记忆体单元共享一共通第一终端；该第一终端系沿该第一沟槽之底壁；各第二埋设式位元线系电连结至配置于同一行之该等记忆体单元之第二终端，其中于同一列之相邻之记忆体单元共享一共通第二终端；该第二终端系沿该第二沟槽之底壁；多数闸极线配置成实质上彼此平行，各闸极线系电连结至配置于同一行之该等记忆体单元之电晶体闸极；以及多数字线系配置成实质上彼此平行，各字线系电连结至配置于同一列之各个记忆体单元之第一控制闸极及第二控制闸极；其中于同一行之第一记忆体单元之第一浮动闸极系设置于同一沟槽且与该第一侧壁绝缘，以及于同一行之相邻于第一记忆体单元之第二记忆体单元之第一浮动闸极系设置于同一沟槽且与该第二侧壁绝缘；该方法包含下列步骤：施加一负电压至一连结至该经选定之记忆体单元之第一控制闸极及第二控制闸极之字线；施加一第一电压至一连结至该经选定之记忆体单元之电晶体闸极之闸极线；施加一正电压至一连结至该经选定之记忆体单元之第二终端之第二埋设式位元线；藉此电子由该第二浮动闸极穿隧至该第二埋设式位元线，因而抹除该第二浮动闸极。如申请专利范围第44项之方法，其中该第一电压为地电位。如申请专利范围第45项之方法，进一步包含施加地电压至该未连结至经选定之记忆体单元之控制闸极之字线。如申请专利范围第44项之方法，进一步包含：施加一正电压至一连结至该经选定之记忆体单元之第一终端之第一埋设式位元线；藉此电子由该第一浮动闸极穿隧至该第一埋设式位元线，因而抹除该第一浮动闸极。一种于一形成于一半导体基材之双向非挥发性记忆体单元阵列读取一经选定之非挥发性记忆体单元之方法；该阵列具有多数非挥发性记忆体单元形成于该基材，且排列成多列及多行；各个记忆体单元包含：于该基材上之一第一终端及一第二终端，有一通道介于其间，该通道具有一第一部分、一第二部分及一第三部分；一电晶体闸极与该基材绝缘，且设置来控制于该通道之该第二部分之电流传导；一第一浮动闸极系与该基材绝缘，且系设置来控制于该通道之该第一部分之电流传导；一第二浮动闸极系与该基材绝缘，且系设置来控制于该通道之该第三部分之电流传导；该第二部分系介于该第一部分与该第三部分间；一第一控制闸极系电容耦合至该第一浮动闸极；一第二控制闸极系电容耦合至该第二浮动闸极；于该基材中之多数埋设式位元线系配置成实质上彼此平行，且系配置而连结于同一行之该等记忆体单元；各第一埋设式位元线系电连结至配置于同一行之该等记忆体单元之第一终端，其中于同一列之相邻之记忆体单元共享一共通第一终端；各第二埋设式位元线系电连结至配置于同一行之该等记忆体单元之第二终端，其中于同一列之相邻之记忆体单元共享一共通第二终端；多数闸极线系配置成实质上彼此平行，各闸极线系电连结至配置于同一行之该等记忆体单元之电晶体闸极；以及多数字线配置成实质上彼此平行，各字线系电连结至配置于同一列之各记忆体单元之第一控制闸极及第二控制闸极；该方法包含下列步骤：施加一第一正电压至一连结该经选定之记忆体单元之该第二终端之第二埋设式位元线；施加一足够导通该经选定记忆体单元之该通道之该第一部分及第三部分之第二正电压，施加至一连结至该经选定之记忆体单元之第一控制闸极及第二控制闸极之字线，而与储存于该第一浮动闸极及第二浮动闸极之电荷独立无关；以及施加一第三正电压至该经选定之记忆体单元之电晶体闸极；藉此该流经该通道之该第一部分之电流为储存于该经选定之记忆体单元之第一浮动闸极之电荷及一电压之函数，该电压系等于该第三正电压减去跨过该经选定之记忆体单元之该通道之该第二部分之临界值之电压降。如申请专利范围第48项之方法，其中一不足以导通该通道之该第二部分之第四电压系供给于该阵列之未经选定之行之记忆体单元。如申请专利范围第49项之方法，其中一不足以导通该通道之第一部分及第二部分之第五电压系供给于该阵列之未经选定之列之记忆体单元。一种于一形成于一半导体基材之双向非挥发性记忆体单元阵列程式规划一经选定之非挥发性记忆体单元之方法，该阵列具有多数非挥发性记忆体单元形成于该基材上，排列成多列及多行；于该基材上之多数彼此隔开之沟槽系实质上彼此平行；各个沟槽具有一第一侧壁、一第二侧壁及一底壁，有一基材之平坦部介于各相邻沟槽间；于该基材上之各个记忆体单元包含一第一终端及一第二终端，具有一通道介于其间，该通道具有一第一部分、一第二部分及一第三部分；该第一部分系沿一第一沟槽之第一侧壁，该第三部分系沿一第二沟槽之第二侧壁，以及该第二部分系沿该第一沟槽与该第二沟槽间之该平坦部分；一电晶体闸极系与该基材之该平坦部分绝缘，且系设置来控制电流于该通道之该第二部分之传导；一第一浮动闸极系与该基材绝缘，且系设置来控制于该通道之第一部分之电流传导；一第二浮动闸极系与该基材绝缘，且系设置来控制于该通道之该第三部分之电流传导；一第一控制闸极电容耦合至该第一浮动闸极；一第二控制闸极电容耦合至该第二浮动闸极；于该基材中之多数埋设式位元线系配置成实质上彼此平行，以及配置来连结于同一行之该等记忆体单元；各第一埋设式位元线系电连结至配置于同一行之该等记忆体单元之第一终端，其中于同一列之相邻之记忆体单元共享一共通第一终端；该第一终端系沿该第一沟槽之底壁；各第二埋设式位元线系电连结至配置于同一行之该等记忆体单元之第二终端，其中于同一列之相邻之记忆体单元共享一共通第二终端；该第二终端系沿该第二沟槽之底壁；多数闸极线系配置成实质上彼此平行，各闸极线系电连结至配置于同一行之该等记忆体单元之电晶体闸极；以及多数字线系配置成实质上彼此平行，各字线系电连结至配置于同一列之各个记忆体单元之第一控制闸极及第二控制闸极；其中于同一行之第一记忆体单元之第一浮动闸极系设置于同一沟槽且与该第一侧壁绝缘，以及于同一行之相邻于第一记忆体单元之第二记忆体单元之第一浮动闸极系设置于同一沟槽且与该第二侧壁绝缘；该方法包含下列步骤：施加一第一电压至一连结至该经选定之记忆体单元之第一终端之第一埋设式位元线；施加一比该第一电压更为正值之第二电压至一连结至该经选定之记忆体单元之第二终端之第二埋设式位元线；施加一第三正电压至该连结该经选定之记忆体单元之第一控制闸极及第二控制闸极之字线；该第三正电压系足够导通该经选定之记忆体单元之通道之第一部分及第三部分，而与储存其上之电荷量独立无关；以及施加一第四正电压至连结至该经选定之记忆体单元之电晶体闸极之闸极线；该第四正电压系足够导通该通道之第二部分；藉此来自该第一终端之电荷注入该经选定之记忆体单元之第二浮动闸极来程式规划该第二浮动闸极。如申请专利范围第51项之方法，其中该用来控制来自该第一终端之电荷量之第四正电压系注入该第二浮动闸极。如申请专利范围第51项之方法，其中该第一电压为地电位。如申请专利范围第51项之方法，进一步包含：施加一第五电压至该未连结至该经选定之记忆体单元之电晶体闸极之闸极线；该第五电压系不足以导通该等未经选定之记忆体单元之该通道之该第二部分。如申请专利范围第54项之方法，其中该第五电压为地电位。如申请专利范围第54项之方法，进一步包含：施加一第六电压至该未连结至该经选定之记忆体单元之控制闸极之字线；该第六电压系不足以导通该等未经选定之记忆体单元之该通道之第一部分及第三部分。如申请专利范围第56项之方法，其中该第六电压为地电位。如申请专利范围第54项之方法，进一步包含：施加一第七电压至该未连结至该经选定之记忆体单元之埋设式位元线；该第七电压系约等于该第一电压。如申请专利范围第58项之方法，其中该第七电压为地电位。一种于一第一传导型别之半导体基材制造一非绝缘之非挥发性记忆体单元阵列之方法，该方法包含下列步骤：形成多数彼此隔开之沟槽于该基材之一第一方向上，各沟槽具有一第一侧壁、一第二侧壁、及一底壁；沿该基材上之各沟槽之底壁形成一第二传导型别之第一终端；沿各沟槽之该第一侧壁及第二侧壁形成一对浮动闸极，各浮动闸极分别系与该第一侧壁及第二侧壁隔开；于各沟槽形成一控制闸极；各控制闸极系与该沟槽之浮动闸极绝缘且电容耦合至该浮动闸极，且各控制闸极沿该沟槽之底壁与该第一终端绝缘；沿一实质上垂直该第一方向之一第二方向图案化该基材，以及于各沟槽上形成多数彼此隔开之绝缘区，以及形成多数浮动闸极于该第一方向上且彼此绝缘；形成多数彼此隔开之实质上平行之电晶体闸极，各电晶体闸极系于该第一方向延伸且与基材隔开及绝缘，以及于相邻于一沟槽、介于各对沟槽间之区域设置；以及于相同第二方向形成一电接触至各控制闸极。一种于一第一型别之半导体基材制造一非绝缘之非挥发性记忆体单元阵列之方法，该方法包含下列步骤：形成多数彼此隔开之实质上平行之经遮罩区于该基材之一第一方向上，其中一未经遮罩区系形成于该基材上介于各对相邻之经遮罩区间；形成一对彼此隔开之电晶体闸极，其实质上彼此平行延伸于该第一方向于各个未经遮罩区，各个电晶体闸极系相邻于一遮罩区，且于基材隔开且绝缘；去除该经遮罩区；形成一沟槽区于该基材，于该第一方向延伸，且系介于各对相邻之未经遮罩区间；各沟槽具有一第一侧壁、一第二侧壁、及一底壁；于该基材上形成一第二传导型别之第一终端，其系于该第一方向沿各沟槽之底壁延伸；分别沿各沟槽之该第一侧壁及第二侧壁形成一对浮动闸极，各浮动闸极与其个别之侧壁隔开；形成一控制闸极于各沟槽；各控制闸极系与沟槽内之浮动闸极绝缘且电容耦合至该浮动闸极，以及沿各沟槽底壁与第二终端绝缘；沿一实质上垂直该第一方向之第二方向图案化各沟槽，以及形成多数彼此隔开之绝缘区于各沟槽；以及形成电接触至各设置于相同第二方向之控制闸极。一种于一第一传导型别之半导体基材制造一非绝缘之非挥发性记忆体单元阵列之方法，该方法包含下列步骤：形成多数隔开之实质上平行遮罩区于该基材之一第一方向上，其中一未经遮罩区系形成于该基材上介于各对相邻之经遮罩区间；形成多数埋设式位元线于该基材，各埋设式位元线系于各未经遮罩区，实质上彼此平行延伸于该第一方向；形成多数浮动闸极，各个浮动闸极系与该未经遮罩区之各埋设式位元线绝缘；各浮动闸极实质上彼此平行延伸于该第一方向；形成多数控制闸极，各个控制闸极系与该未经遮罩区之各浮动闸极绝缘且电容耦合其上；各控制闸极实质上彼此平行延伸于该第一方向；去除该经遮罩区；于该基材上形成一延伸于该第一方向之沟槽区，介于各对相邻之未经遮罩区间；各沟槽区具有一侧壁及一底壁；形成一闸极电极于各沟槽；各闸极电极系与各沟槽之侧壁及底壁绝缘；各闸极电极实质上彼此平行而延伸于该第一方向；沿一实质上垂直该第一方向之第二方向图案化各控制闸极，来切削贯穿该控制闸极及浮动闸极，而形成多个隔开之绝缘区于各第一方向；以及对各个设置于相同第二方向之各控制闸极形成一电接触。 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