一种检测CMOS工艺硅栅随机缺陷的方法

摘要

本发明公开的检测CMOS工艺硅栅随机缺陷的方法，步骤包括：按4因素3水平正交表L9(34)设计参数化晶体管梳状测试结构，检测硅栅为控制门极时晶体管源极与漏极之间的漏电缺陷；按5因素4水平正交表L16(45)设计参数化晶体管通孔链式测试结构，检测硅栅与上层金属互联时的断路缺陷；按5因素4水平正交表L16(45)设计参数化反相器蛇形测试结构，检测硅栅作为门极互联时的断路缺陷；用四端测试法测量上述各测试结构的电学参数，通过方差分析法分析显著影响硅栅随机缺陷的因素的水平组合。本发明测试结构的基本单元以紧密方式排列，能够有效利用测试结构面积，能模拟硅栅在实际电路中的缺陷，从而判断出对测试结构电学参数影响较显著的因素的水平组合。

主权项

一种检测CMOS工艺硅栅随机缺陷的方法，包括以下步骤：1)按4因素3水平正交表L9(34)设计参数化晶体管梳状测试结构，用四端测试法测量测试参数化晶体管梳状结构的电阻，检测硅栅为控制门极时晶体管源极与漏极之间的漏电缺陷；2)按5因素4水平正交表L16(45)设计参数化晶体管通孔链式测试结构，用四端测试法测量参数化晶体管通孔链式测试结构的电阻，检测硅栅与上层金属互联时的断路缺陷；3)按5因素4水平正交表L16(45)设计参数化反相器蛇形测试结构，用四端测试法测量参数化反相器蛇形测试结构的电阻，检测硅栅作为门极互联时的断路缺陷；4)通过方差分析法分析上述各测试结构的电阻，确定显著影响硅栅随机缺陷的因素的水平组合；上述的参数化晶体管梳状测试结构由参数化晶体管构成100×100密集阵列，阵列中晶体管的源极并联，晶体管的漏极并联；参数化晶体管梳状测试结构的4因素分别为：硅栅顶端到有源区的距离、硅栅底部到有源区距离、硅栅长度和硅栅宽度;参数化晶体管通孔链式测试结构由参数化晶体管构成100×100密集阵列，阵列中晶体管自上而下从左到右两两分组，各组内多晶硅栅极相连，各组间经硅栅通孔与金属线连接；参数化晶体管通孔链式测试结构的5因素分别为：硅栅长度、硅栅通孔长度、硅栅通孔宽度、硅栅通孔偏移位置和硅栅大小形状;参数化反相器蛇形测试结构由参数化反相器构成100×100密集阵列，将阵列中晶体管按列分组，各组内晶体管栅极依次连接，各组间由多晶硅按蛇形连接；参数化反相器蛇形测试结构的5因素分别为：硅栅长度、硅栅通孔个数、P型晶体管硅栅宽度、N型晶体管硅栅宽度和多晶硅亚元个数。