| 主权项 |
一种选择电路，用来于记忆体读取操作期间感测目标记忆体单元(305)中之电流，该选择电路包括：连接到接地点(365)之接地选择器(362)，该接地选择器(362)连接该目标记忆体单元(305)之第一位元线(316)至接地点(365)；以及连接到感测电路(360)之感测电路选择器(364)，该感测电路选择器(364)连接该目标记忆体单元(305)之第二位元线(321)至该感测电路(360)，该感测电路选择器(364)于该读取操作期间进一步连接第一邻接之记忆体单元(355)之第三位元线(341)至该感测电路(360)，该第一邻接之记忆体单元(355)与该目标记忆体单元(305)邻接，该第一邻接之记忆体单元(355)与该目标记忆体单元(305)共用该第二位元线(321)，其中，该第一位元线(316)、该第二位元线(321)及该第三位元线(341)之各者系连接至该接地选择器(362)及该感测电路选择器(364)之一者，而该接地选择器(362)及该感测电路选择器(364)之至少一者包含Y-通路，该Y-通路包含电阻及与该电阻串接之电晶体。如申请专利范围第1项之选择电路，其中该感测电路选择器(364)于该读取操作期间连接第二邻接之记忆体单元(370)之第四位元线(351)至该感测电路(360)，该第二邻接之记忆体单元(370)邻接该第一邻接之记忆体单元(355)，该第二邻接之记忆体单元(370)与该第一邻接之记忆体单元(355)共用该第三位元线(341)。如申请专利范围第1项之选择电路，其中该目标记忆体单元(305)和该第一邻接之记忆体单元(355)之每一个皆包括连接至共用字元线(325)之个别的闸极端。如申请专利范围第1项之选择电路，其中该目标记忆体单元(305)储存第一位元(382)和第二位元(384)。一种选择电路，用来于记忆体读取操作期间感测于目标记忆体单元(305)中之电流，该选择电路包括：第一选择器装置(362)，用来连接位元线至接地点(365)，该第一选择器装置(362)包括接地选择器(362)，该接地选择器(362)连接该目标记忆体单元(305)之第一位元线(316)至接地点(365)；以及第二选择器装置(364)，用来连接位元线至感测电路(360)，该第二选择器装置(364)包括感测电路选择器(364)，该感测电路选择器(364)连接该目标记忆体单元(305)之第二位元线(321)至该感测电路(360)，该感测电路选择器(364)于该读取操作期间进一步连接第一邻接之记忆体单元(355)之第三位元线(341)至该感测电路(360)，该第一邻接之记忆体单元(355)与该目标记忆体单元(305)邻接，该第一邻接之记忆体单元(355)与该目标记忆体单元(305)共用该第二位元线(321)，其中，该第一位元线(316)、该第二位元线(321)及该第三位元线(341)之各者系连接至该接地选择器(362)及该感测电路选择器(364)之一者，而该接地选择器(362)及该感测电路选择器(364)之至少一者包含Y-通路，该Y-通路包含电阻及与该电阻串接之电晶体。如申请专利范围第5项之选择电路，其中该目标记忆体单元(305)储存第一位元(382)和第二位元(384)。一种选择电路，用来于记忆体读取操作期间感测于目标记忆体单元(305)中之电流，该选择电路包括连接到接地点(365)之接地选择器(362)，该接地选择器(362)连接该目标记忆体单元(305)之第一位元线(316)至接地点(365)，该选择电路进一步包括连接到感测电路(360)之感测电路选择器(364)，该感测电路选择器(364)连接该目标记忆体单元(305)之第二位元线(321)至该感测电路(360)，该选择电路之特征在于：该感测电路选择器(364)于该读取操作期间进一步连接第一邻接之记忆体单元(355)之第三位元线(341)至该感测电路(360)，该第一邻接之记忆体单元(355)与该目标记忆体单元(305)邻接，该第一邻接之记忆体单元(355)与该目标记忆体单元(305)共用该第二位元线(321)，其中，该第一位元线(316)、该第二位元线(321)及该第三位元线(341)之各者系连接至该接地选择器(362)及该感测电路选择器(364)之一者，而该接地选择器(362)及该感测电路选择器(364)之至少一者包含Y-通路，该Y-通路包含电阻及与该电阻串接之电晶体。如申请专利范围第7项之选择电路，其中该感测电路选择器(364)于该读取操作期间连接第二邻接之记忆体单元(370)之第四位元线(351)至该感测电路(360)，该第二邻接之记忆体单元(370)邻接该第一邻接之记忆体单元(355)，该第二邻接之记忆体单元(370)与该第一邻接之记忆体单元(355)共用该第三位元线(341)。如申请专利范围第8项之选择电路，进一步包括连接到预先充电电路(380)之预先充电电路选择器(367)，该预先充电电路选择器(367)于该读取操作期间连接第三邻接之记忆体单元(372)之第五位元线(375)至该预先充电电路(380)，该第三邻接之记忆体单元(372)与该第二邻接之记忆体单元(370)邻接，该第三邻接之记忆体单元(372)与该第二邻接之记忆体单元(370)共用该第四位元线(351)。如申请专利范围第9项之选择电路，其中该预先充电电路选择器(367)于该读取操作期间连接第四邻接之记忆体单元(390)之第六位元线(396)至该预先充电电路(380)，该第四邻接之记忆体单元(390)与该第三邻接之记忆体单元(372)邻接，该第四邻接之记忆体单元(390)与该第三邻接之记忆体单元(372)共用该第五位元线(375)。 |
