| 主权项 |
一种积体电路，至少包含：一或多个逻辑平台，该些逻辑平台之至少一者具有一主要地高值输入状态或具有一主要地低值输入状态；其中具有该主要地高值输入状态之该些逻辑平台至少包含一或多个相对于一参考P通道场效应电晶体(PFET)之薄闸极介电质与高值临界电压PFET及一或多个相对于一参考N通道场效应电晶体(NFET)之厚闸极介电质与低值临界电压NFET；以及其中具有该主要地低值输入状态之该些逻辑平台至少包含一或多个相对于该参考PFET之厚闸极介电质与低值临界电压PFET及一或多个相对于该参考NFET之薄闸极介电质与高值临界电压NFET。如申请专利范围第1项所述之电路，其中具有该主要地高值输入状态之该些逻辑平台至少包含所有薄闸极介电质与高值临界电压PFET，并且至少包含所有厚闸极介电质与低值临界电压NFET；以及具有该主要地低值输入状态之该些逻辑平台至少包含所有厚闸极介电质与低值临界电压PFET，并且至少包含所有薄闸极介电质与高值临界电压NFET。如申请专利范围第1项所述之电路，其中所有该些逻辑平台具有该主要地高值输入状态或该主要地低值输入状态。如申请专利范围第3项所述之电路，其中具有主要地高值输入状态之该些逻辑平台与具有主要地低值输入状态之该些逻辑平台系串联地连接，具有主要地高值输入状态之该些逻辑平台与具有主要地低值输入状态之该些逻辑平台系交错排列。如申请专利范围第1项所述之电路，其中：该些逻辑电路更包含中间NFET或中间PFET，或是中间NFET与中间PFET两者；其中对于具有主要地高值输入之逻辑平台而言，中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间，该些中间PFET相对于该参考PFET具有一薄闸极介电质与小于该薄闸极介电质与高值临界电压PFET之临界电压的一临界电压；以及其中对于具有主要地低值输入之逻辑平台而言，中间NFET与PFET系串联地堆叠于该厚闸极介电质与低值临界电压PFET及该薄闸极介电质与高值临界电压NFET之间，该些中间NFET相对于该参考NFET具有一薄闸极介电质与小于该高值临界电压NFET之临界电压的一临界电压。如申请专利范围第1项所述之电路，其中该些逻辑平台系单石式地(monotonically)运作。如申请专利范围第1项所述之电路，其中该些逻辑平台至少包含脉冲互补金属氧化物半导体逻辑电路、动态骨牌电路或熔丝评估电路。如申请专利范围第1项所述之电路，其中该主要地高值输入状态与该主要地低值输入状态系独立地选自于包含有以下之状态群组中：预充电状态、待命状态、耦接至该电路的组合逻辑之输出状态、与该电路之先前逻辑平台的输出状态。一种减少一电路中漏电流之方法，至少包含：指定一参考PFET与一参考NFET，其中该参考PFET具有一指定的临界电压与闸极介电质厚度，且其中该参考NFET具有一指定的临界电压与闸极介电质厚度；提供该电路，其中该电路具有一或多个逻辑平台；将该些逻辑平台之至少一者连接至一输入，其中该输入具有一主要地高值输入状态或具有一主要地低值输入状态；其中连接至具有该主要地高值输入状态的该输入之该些逻辑平台至少包含有一或多个相对于该参考PFET之薄闸极介电质与高值临界电压PFET及一或多个相对于该参考NFET之厚闸极介电质与低值临界电压NFET；以及其中连接至具有该主要地低值输入状态的该输入之该些逻辑平台至少包含有一或多个相对于该参考PFET之厚闸极介电质与低值临界电压PFET及一或多个相对于该参考NFET之薄闸极介电质与高值临界电压NFET。如申请专利范围第9项所述之方法，其中：具有该主要地高值输入状态之该些逻辑平台至少包含所有薄闸极介电质与高值临界电压PFET，并且至少包含所有厚闸极介电质与低值临界电压NFET；以及具有该主要地低值输入状态之该些逻辑平台至少包含所有厚闸极介电质与低值临界电压PFET，并且至少包含所有薄闸极介电质与高值临界电压NFET。如申请专利范围第9项所述之方法，该方法更包含将所有该些逻辑平台连接至该主要地高值输入状态或该主要地低值输入状态。如申请专利范围第11项所述之方法，该方法更包含将具有主要地高值输入状态之该些逻辑平台与具有主要地低值输入状态之该些逻辑平台串联地连接，具有主要地高值输入状态之该些逻辑平台与具有主要地低值输入状态之该些逻辑平台系交错排列。如申请专利范围第9项所述之方法，其中：该些逻辑平台更包含中间NFET或中间PFET，或是中间NFET与中间PFET两者；其中对于具有主要地高值输入之逻辑平台而言，中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间，该些中间PFET相对于该参考PFET具有一薄闸极介电质与小于该薄闸极介电质与高值临界电压PFET之临界电压的一临界电压；以及其中对于具有主要地低值输入之逻辑平台而言，中间NFET与PFET系串联地堆叠于该厚闸极介电质与低值临界电压PFET及该薄闸极介电质与高值临界电压NFET之间，该些中间NFET相对于该参考NFET具有一薄闸极介电质与小于该高值临界电压NFET之临界电压的一临界电压。如申请专利范围第9项所述之方法，该方法更包含将该些逻辑平台单石式地操作。如申请专利范围第9项所述之方法，其中该些逻辑平台至少包含脉冲互补金属氧化物半导体逻辑电路、动态骨牌电路或熔丝状态评估电路。如申请专利范围第9项所述之方法，其中该主要地高值输入状态与该主要地低值输入状态系独立地选自于包含有以下之状态群组中：预充电状态、待命状态、耦接至该电路的组合逻辑之输出状态、与该电路之先前逻辑平台的输出状态。一种设计具有减少漏电流之一单石式操作地互补金属氧化物半导体电路的方法，该方法至少包含：指定一参考PFET与一参考NFET，其中该参考PFET具有一指定的临界电压与闸极介电质厚度，且其中该参考NFET具有一指定的临界电压与闸极介电质厚度；定义具有逻辑平台之一互补金属氧化物半导体逻辑电路，其中该些逻辑平台具有输入状态；对于具有一主要地高值输入状态之任何该些逻辑平台，定义相对于该参考PFET之一薄闸极介电质与高值临界电压PFET；对于具有该主要地高值输入状态之任何该些逻辑平台，定义相对于该参考NFET之一厚闸极介电质与低值临界电压NFET；对于具有一主要地低值输入状态之任何该些逻辑平台，定义相对于该参考PFET之一厚闸极介电质与低值临界电压PFET；以及对于具有该主要地低值输入状态之任何该些逻辑平台，定义相对于该参考NFET之一薄闸极介电质与高值临界电压NFET。如申请专利范围第17项所述之方法，该方法更包含将具有主要地高值输入状态之该些逻辑平台与具有主要地低值输入状态之该些逻辑平台串联地连接，具有主要地高值输入状态之该些逻辑平台与具有主要地低值输入状态之该些逻辑平台系交错排列。如申请专利范围第17项所述之方法，该方法更包含：对于具有该主要地高值输入之任何该些逻辑平台，定义一高值中间NFET，其中该高值中间NFET具有相对于该参考NFET之一厚闸极介电质与一低值临界电压，该高值中间NFET系用以串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；对于具有该主要地高值输入之任何该些逻辑平台，定义一高值中间PFET，其中该高值中间PFET具有相对于该参考PFET之一薄闸极介电质与小于该高值临界电压PFET的临界电压之一临界电压，该高值中间PFET系用以串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；对于具有该主要地低值输入之任何该些逻辑平台，定义一低值中间NFET，其中该低值中间NFET具有相对于该参考NFET之一薄闸极介电质与小于该高值临界电压NFET的临界电压之一临界电压，该低值中间NFET系用以串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；以及对于具有该主要地低值输入之任何该些逻辑平台，定义一低值中间PFET，其中该低值中间PFET具有相对于该参考PFET之一厚闸极介电质与一低值临界电压，该低值中间PFET系用以串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间。如申请专利范围第17项所述之方法，其中该些逻辑平台系单石式地操作。如申请专利范围第17项所述之方法，其中该些逻辑平台至少包含脉冲互补金属氧化物半导体逻辑电路、动态骨牌电路或熔丝评估电路。如申请专利范围第17项所述之方法，其中该主要地高值输入状态与该主要地低值输入状态系独立地选自于包含有以下之状态群组中：预充电状态、待命状态、耦接至该电路的组合逻辑之输出状态、与该电路之先前逻辑平台的输出状态。一种设计具有减少漏电流之一单石式操作地互补金属氧化物半导体电路的方法，该方法至少包含：(a)指定一参考PFET与一参考NFET，其中该参考PFET具有一指定的临界电压与闸极介电质厚度，且其中该参考NFET具有一指定的临界电压与闸极介电质厚度；(b)将一图示电路设计与标准设计构件配称在一起，该些标准设计构件包括一或多个参考PFET与一或多个参考NFET；(c)分析一或多个电路，该些电路系用于具有主要地高值输入逻辑状态与主要地低值输入逻辑状态之逻辑平台上；(d)选择一或多个具有主要地高值输入逻辑状态或主要地低值输入逻辑状态之逻辑平台；以及(e)将该些所选择的逻辑平台之该些标准设计构件取代为减少漏电流构件，该些减少漏电流构件包括：对于具有主要地高值输入状态之该些逻辑平台而言，相对于该参考PFET之薄闸极介电质与高值临界电压PFET；对于具有主要地高值输入状态之该些逻辑平台而言，相对于该参考NFET之厚闸极介电质与低值临界电压NFET；对于具有主要地低值输入状态之该些逻辑平台而言，相对于该参考PFET之厚闸极介电质与低值临界电压PFET；以及对于具有主要地低值输入状态之该些逻辑平台而言，相对于该参考NFET之薄闸极介电质与高值临界电压NFET。如申请专利范围第23项所述之方法，其中该些减少漏电流构件更包括：高值中间NFET，其中该些高值中间NFET具有相对于该参考NFET之厚闸极介电质与低值临界电压，该些高值中间NFET系被定义以用于具有该些主要地高值输入之逻辑平台，该些高值中间NFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；高值中间PFET，其中该些高值中间PFET具有相对于该参考PFET之薄闸极介电质与小于该高值临界电压PFET之临界电压的临界电压，该些高值中间PFET系被定义以用于具有该些主要地高值输入之逻辑平台，该些高值中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；低值中间NFET，其中该些低值中间NFET具有相对于该参考NFET之薄闸极介电质与小于该高值临界电压NFET之临界电压的临界电压，该些低值中间NFET系被定义以用于具有该些主要地低值输入之逻辑平台，该些低值中间NFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；以及低值中间PFET，其中该些低值中间PFET具有相对于该参考PFET之厚闸极介电质与低值临界电压，该些低值中间PFET系被定义以用于具有该些主要地低值输入之逻辑平台，该些低值中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间。如申请专利范围第23项所述之方法，其中该方法更包含：(f)分析具有该些减少漏电流构件之逻辑平台的效能；以及(g)将所选择的逻辑平台取代为更包含有以下之减少漏电流构件，其中该些所选择的逻辑平台已经先前地被取代为该些减少漏电流构件：高值中间NFET，其中该些高值中间NFET具有相对于该参考NFET之厚闸极介电质与低值临界电压，该些高值中间NFET系被定义以用于具有该些主要地高值输入之逻辑平台，该些高值中间NFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；高值中间PFET，其中该些高值中间PFET具有相对于该参考PFET之薄闸极介电质与小于该高值临界电压PFET之临界电压的临界电压，该些高值中间PFET系被定义以用于具有该些主要地高值输入之逻辑平台，该些高值中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；低值中间NFET，其中该些低值中间NFET具有相对于该参考NFET之薄闸极介电质与小于该高值临界电压NFET之临界电压的临界电压，该些低值中间NFET系被定义以用于具有该些主要地低值输入之逻辑平台，该些低值中间NFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；以及低值中间PFET，其中该些低值中间PFET具有相对于该参考PFET之厚闸极介电质与低值临界电压，该些低值中间PFET系被定义以用于具有该些主要地低值输入之逻辑平台，该些低值中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间。如申请专利范围第23项所述之方法，其中该些减少漏电流构件之所有PFET系选自于包含有以下之PFET群组中：薄闸极介电质与高值临界电压PFET以用于具有主要地高值输入状态之逻辑平台及厚闸极介电质与低值临界电压PFET以用于具有主要地低值输入状态之逻辑平台；并且其中该些减少漏电流构件之所有NFET系选自于包含有以下之NFET群组中：厚闸极介电质与低值临界电压NFET以用于具有主要地高值输入状态之逻辑平台及薄闸极介电质与高值临界电压NFET以用于具有主要地低值输入状态之逻辑平台。如申请专利范围第23项所述之方法，其中该主要地高值输入状态与该主要地低值输入状态系独立地选自于包含有以下之状态群组中：预充电状态、待命状态、耦接至该电路的组合逻辑之输出状态、与该电路之先前逻辑平台的输出状态。一种电脑系统，其中该电脑系统至少包含一处理器、一耦椄至该处理器的位址/资料汇流排与一耦接至该处理器的电脑可读记忆体单元，该记忆体单元包含有当该处理器执行实施一方法时之指令，其中该方法系用于设计具有减少漏电流的单石式互补金属氧化物半导体，该方法至少包含以下电脑实施步骤：(a)指定一参考PFET与一参考NFET，其中该参考PFET具有一指定的临界电压与闸极介电质厚度，且其中该参考NFET具有一指定的临界电压与闸极介电质厚度；(b)将一图示电路设计与标准设计构件配称在一起，该些标准设计构件包括一或多个参考PFET与一或多个参考NFET；(c)分析一或多个电路，该些电路系用于具有主要地高值输入逻辑状态与主要地低值输入逻辑状态之逻辑平台上；(d)选择一或多个具有主要地高值输入逻辑状态或主要地低值输入逻辑状态之逻辑平台；以及(e)将该些所选择的逻辑平台之该些标准设计构件取代为减少漏电流构件，该些减少漏电流构件包括：对于具有主要地高值输入状态之该些逻辑平台而言，相对于该参考PFET之薄闸极介电质与高值临界电压PFET；对于具有主要地高值输入状态之该些逻辑平台而言，相对于该参考NFET之厚闸极介电质与低值临界电压NFET；对于具有主要地低值输入状态之该些逻辑平台而言，相对于该参考PFET之厚闸极介电质与低值临界电压PFET；以及对于具有主要地低值输入状态之该些逻辑平台而言，相对于该参考NFET之薄闸极介电质与高值临界电压NFET。如申请专利范围第28项所述之电脑系统，其中该些减少漏电流构件更包括：高值中间NFET，其中该些高值中间NFET具有相对于该参考NFET之厚闸极介电质与低值临界电压，该些高值中间NFET系被定义以用于具有该些主要地高值输入之逻辑平台，该些高值中间NFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；高值中间PFET，其中该些高值中间PFET具有相对于该参考PFET之薄闸极介电质与小于该高值临界电压PFET之临界电压的临界电压，该些高值中间PFET系被定义以用于具有该些主要地高值输入之逻辑平台，该些高值中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；低值中间NFET，其中该些低值中间NFET具有相对于该参考NFET之薄闸极介电质与小于该高值临界电压NFET之临界电压的临界电压，该些低值中间NFET系被定义以用于具有该些主要地低值输入之逻辑平台，该些低值中间NFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；以及低值中间PFET，其中该些低值中间PFET具有相对于该参考PFET之厚闸极介电质与低值临界电压，该些低值中间PFET系被定义以用于具有该些主要地低值输入之逻辑平台，该些低值中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间。如申请专利范围第28项所述之电脑系统，其中该方法更包含：(f)分析具有该些减少漏电流构件之逻辑平台的效能；以及(g)将所选择的逻辑平台取代为更包含有以下之减少漏电流构件，其中该些所选择的逻辑平台已经先前地被取代为该些减少漏电流构件：高值中间NFET，其中该些高值中间NFET具有相对于该参考NFET之厚闸极介电质与低值临界电压，该些高值中间NFET系被定义以用于具有该些主要地高值输入之逻辑平台，该些高值中间NFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；高值中间PFET，其中该些高值中间PFET具有相对于该参考PFET之薄闸极介电质与小于该高值临界电压PFET之临界电压的临界电压，该些高值中间PFET系被定义以用于具有该些主要地高值输入之逻辑平台，该些高值中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；低值中间NFET，其中该些低值中间NFET具有相对于该参考NFET之薄闸极介电质与小于该高值临界电压NFET之临界电压的临界电压，该些低值中间NFET系被定义以用于具有该些主要地低值输入之逻辑平台，该些低值中间NFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间；以及低值中间PFET，其中该些低值中间PFET具有相对于该参考PFET之厚闸极介电质与低值临界电压，该些低值中间PFET系被定义以用于具有该些主要地低值输入之逻辑平台，该些低值中间PFET系串联地堆叠于该薄闸极介电质与高值临界电压PFET及该厚闸极介电质与低值临界电压NFET之间。如申请专利范围第28项所述之电脑系统，其中该些减少漏电流构件之所有PFET系选自于包含有以下之PFET群组中：薄闸极介电质与高值临界电压PFET以用于具有主要地高值输入状态之逻辑平台及厚闸极介电质与低值临界电压PFET以用于具有主要地低值输入状态之逻辑平台；并且其中该些减少漏电流构件之所有NFET系选自于包含有以下之NFET群组中：厚闸极介电质与低值临界电压NFET以用于具有主要地高值输入状态之逻辑平台及薄闸极介电质与高值临界电压NFET以用于具有主要地低值输入状态之逻辑平台。如申请专利范围第28项所述之电脑系统，其中该主要地高值输入状态与该主要地低值输入状态系独立地选自于包含有以下之状态群组中：预充电状态、待命状态、耦接至该电路的组合逻辑之输出状态、与该电路之先前逻辑平台的输出状态。 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