发明名称 记忆体单元写入系统及其写入方法
摘要
申请公布号 申请公布日期 2011.09.01
申请号 TW096131199 申请日期 2007.08.23
申请人 台湾积体电路制造股份有限公司 发明人 王道平;廖宏仁;陈昆龙;林永隆;吴瑞仁;陈炎辉
分类号 G11C7/12 主分类号 G11C7/12
代理机构 代理人 洪澄文 台北市大安区信义路4段279号3楼;颜锦顺 台北市大安区信义路4段279号3楼
主权项 一种记忆体单元写入方法,适用于写入一静态随机存取记忆体单元,上述静态随机存取记忆体单元耦接于互补之第一位元线和第二位元线,其方法包括:施加一第一正电压至所选择之上述静态随机存取记忆体单元之一字元线;提供一第二正电压至上述第一位元线;提供一第一负电压至上述第二位元线;以及施加一第二负电压至未选择之上述静态随机存取记忆体单元之复数字元线;其中上述静态随机存取记忆体单元之写入容限区间增加;其中上述施加上述第二负电压之步骤更包括提供一第三负电压在一NMOS电晶体之一源极和一本体,上述NMOS电晶体之一汲极耦接至其中之一之上述复数字元线。如申请专利范围第1项所述之记忆体单元写入方法,其中上述第一正电压和上述第二正电压等于一单元电源供应电压(CVDD)。如申请专利范围第1项所述之记忆体单元写入方法,其中上述提供上述第一负电压之步骤系于施加上述第一正电压于上述字元线之后实施。如申请专利范围第1项所述之记忆体单元写入方法,其中上述提供上述第一负电压之步骤实质上和施加上述第二负电压于上述复数字元线同时。如申请专利范围第1项所述之记忆体单元写入方法,其中上述第一负电压和上述第二负电压是以脉冲方式产生。如申请专利范围第1项所述之记忆体单元写入方法,其中上述提供上述第一负电压之步骤更包括:在写入前储存电荷在一个或超过一个电容上;以及将上述电容放电至上述第二位元线。如申请专利范围第1项所述之记忆体单元写入方法,其中上述第三负电压是由一负电压充电帮浦所提供的。如申请专利范围第1项所述之记忆体单元写入方法,其中上述静态随机存取记忆体单元具有两个或超过两个埠。一种记忆体单元写入方法,适用于写入一复数埠静态随机存取记忆体单元,上述复数埠静态随机存取记忆体单元耦接于互补之第一位元线和第二位元线,其方法包括:施加一第一正电压至所选择之上述静态随机存取记忆体单元之一字元线;提供一第二正电压至上述第一位元线;在上述施加电压至上述字元线之后,提供一第一负电压至上述第二位元线;以及施加一第二负电压至未选择之上述静态随机存取记忆体单元之复数字元线,实质上是与上述提供上述第一负电压同时;其中上述复数埠静态随机存取记忆体单元之写入容限区间增加;其中上述施加上述第二负电压之步骤更包括提供一第三负电压在一NMOS电晶体之一源极和一本体,上述NMOS电晶体之一汲极耦接至其中之一之上述复数字元线。如申请专利范围第9项所述之记忆体单元写入方法,其中上述第一正电压和上述第二正电压等于一单元电源供应电压(CVDD)。如申请专利范围第9项所述之记忆体单元写入方法,其中上述第一负电压和上述第二负电压是以脉冲方式产生。如申请专利范围第9项所述之记忆体单元写入方法,其中上述提供上述第一负电压之步骤更包括:在写入前储存电荷在一个或超过一个电容上;以及将上述电容放电至上述第二位元线。如申请专利范围第10项所述之记忆体单元写入方法,其中上述第三负电压是由一负电压充电帮浦所提供的。一种记忆体单元写入系统,适用于静态随机存取记忆体单元,包括:互补之第一和第二位元线,耦接至复数静态随机存取记忆体单元;一写入缓冲器,在一写入过程中产生一第一正电压于上述位元线上和一第一负电压于上述第二位元线上;以及一字元线解码器,在上述写入过程中产生一第二正电压于一所选择之字元线上和一第二负电压于未选择之复数字元线上;其中上述静态随机存取记忆体单元之写入容限区间增加;其中上述写入缓冲器包括:一个或超过一个电容,经由一第一开关式NMOS电晶体和一第二开关式NMOS电晶体分别耦接至上述第一位元线和上述第二位元线;以及一第一NOR逻辑闸和一第二NOR逻辑闸,分别控制上述第一开关式NMOS电晶体和上述第二开关式NMOS电晶体,其中上述第一NOR逻辑闸之一第一输入端耦接上述第一位元线,上述第二NOR逻辑闸之一第一输入端耦接至上述第二位元线,上述第一NOR逻辑闸之一第二端和上述第二NOR逻辑闸之一第二端一同耦接至一写入脉冲信号;其中当上述第一位元线被施加一接地电压GND时,上述第一开关式NMOS电晶体导通并被施加上述写入脉冲信号。如申请专利范围第14项所述之记忆体单元写入系统,其中上述第一正电压和上述第二正电压等于一单元电源供应电压(CVDD)。如申请专利范围第14项所述之记忆体单元写入系统,其中上述写入缓冲器包括一行解码器在一写入过程中根据一输入位址从复数位元对中选择一位元对施加上述第一正电压和负电压。如申请专利范围第14项所述之记忆体单元写入系统,其中上述字元线解码器包括复数字元线解码驱动模组,各上述字元线解码驱动模组包括:一字元线位址解码单元;一拉低至接地电位单元,在非写入操作期间拉低一对应字元线至接地电位;以及一拉低至负电压单元,在一写入操作期间拉低上述对应字元线至上述第二负电压,其中上述拉低至负电压单元更包括一负电压充电帮浦耦接至一NMOS电晶体之一源极和一本体,上述NMOS电晶体之一汲极耦接至上述对应字元线。
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