发明名称 |
抑制比特错误校验码方案 |
摘要 |
在一个实施例中,一种方法提供了确定事件的发生和未发生中之一,所述发生和未发生中之一导致事件确定,以及处理具有事件比特的码,所述处理根据所述确定和所述码通过如下方式进行:确定所述事件比特是否对应于所述事件确定,以及如果所述事件比特不对应于所述事件确定,则编码所述码以产生对应于所述事件确定的抑制比特。 |
申请公布号 |
CN102171658A |
申请公布日期 |
2011.08.31 |
申请号 |
CN200980139251.5 |
申请日期 |
2009.12.10 |
申请人 |
英特尔公司 |
发明人 |
R·阿加瓦尔;S·赫德尔斯顿;D·布热津斯基 |
分类号 |
G06F11/07(2006.01)I;G06F11/08(2006.01)I;G06F11/10(2006.01)I |
主分类号 |
G06F11/07(2006.01)I |
代理机构 |
永新专利商标代理有限公司 72002 |
代理人 |
刘瑜;王英 |
主权项 |
一种用于抑制至少一个比特的装置,所述装置包括逻辑,所述逻辑用于:产生与要存储在共享存储器中的高速缓存行对应的ECC(错误校正码),所述ECC具有事件比特;确定事件的发生和未发生中之一,以产生事件确定;根据所述事件比特和所述事件确定来处理所述ECC码;将处理后的ECC码和对应的高速缓存行存储于存储器中。 |
地址 |
美国加利福尼亚 |