基于SDRAM的大容量FIFO突发缓存器及数据存储方法

摘要

基于SDRAM的大容量FIFO突发缓存器及数据存储方法，它涉及突发缓存领域，它解决了FIFO突发缓存容量小、价格高的问题，以及采用SDRAM存储器所带来的无法同时完成读写操作和操作效率低的缺点。本发明的SDRAM控制器是用来控制SDRAM存储器的模块，主控制器是整个系统的控制核心，负责整体的调度。输入缓存器和输出缓存器是两个小容量的FIFO，分别作为输入数据的缓冲和输出数据的缓冲，输入数据首先进入输入缓存器，当输入缓存器中的数据达到一定数量后，由主控制器将部分输入缓存器中数据导入SDRAM存储器；当输出缓存器中数据不足时，由主控制器将部分SDRAM存储器中数据导出至输出缓存器。数据的读写速率最高可达75MHz、成本低。

主权项

基于SDRAM的大容量FIFO突发缓存器，其特征在于它由主控制器(1)、SDRAM控制器(2)、输入缓存器(3)和输出缓存器(4)组成；输入缓存器(3)的数据输入端为外部数据输入端，输入缓存器(3)的读控制端连接主控制器(1)的输入缓存器控制端，输入缓存器(3)的SDRAM存储器数据输出端连接SDRAM控制器(2)的数据输入端；输入缓存器(3)的数据直接输出端连接输出缓存器(4)的数据直接输入端；输出缓存器(4)的写控制端连接主控制器(1)的输出缓存器控制端，输出缓存器(4)的SDRAM存储器数据输入端连接SDRAM控制器(2)的数据输出端，输出缓存器(4)的数据输出端为外部数据输出端；主控制器(1)的SDRAM读写控制端连接SDRAM控制器(2)的读写控制端。