| 主权项 |
一种被施加一外部电源供应电压的半导体记忆体装置，其包含有：一第一内部电源供应产生电路，其用于提升该外部电源供应电压而产生一第一内部电源供应；一记忆体核心，其被供应该第一内部电源供应；一反熔丝记忆体，其被写入预定资讯；以及一写入电压产生电路，其用于提升该第一内部电源供应而产生一反熔丝写入电压，其中写入至该反熔丝记忆体之一反熔丝是利用施加该反熔丝写入电压至该反熔丝而达成，其中当该半导体记忆体装置是在一致动状态时，该第一内部电源供应产生电路提升该第一内部电源供应至一第一电位，且其中该半导体记忆体装置包括一用以控制该第一内部电源供应产生电路之反熔丝写入控制电路，以便在一反熔丝写入期间该第一内部电源供应提升至高于该第一电位之一第二电位。依据申请专利范围第1项之半导体记忆体装置，其中当该半导体记忆体装置是在一备用状态时，该第一内部电源供应产生电路操作于一缓慢模式，于该缓慢模式中，用于产生该第一内部电源供应之一反应速率被减低；并且当该半导体记忆体装置是在一致动状态时，该第一内部电源供应产生电路操作于一快速模式，于该快速模式中，该反应速率被增加。依据申请专利范围第2项之半导体记忆体装置，其中该第一内部电源供应被使用为该记忆体核心中之一字组线驱动电源供应，并且该半导体记忆体装置进一步包含有一自更新(Self-Refresh)控制电路，当该外部电源供应电压被启动时，其依序地以一预定周期执行记忆胞之一更新操作；并且其中该反熔丝写入控制电路进行控制，以便在该反熔丝写入期间阻止该自更新控制电路之该更新操作。依据申请专利范围第1项之半导体记忆体装置，其进一步包含有：一高电压外部端点，高于该第一内部电源供应位准之一外部反熔丝写入电压施加至该点，其中在一晶圆测试中，该写入电压产生电路之一输出被设定为一高阻抗状态，自该高电压外部端点施加该外部反熔丝写入电压以进行在该反熔丝记忆体中之写入，并且在组装之后的一封装测试中，施加由该写入电压产生电路所产生之一反熔丝写入高电压以进行在该反熔丝记忆体中之写入。依据申请专利范围第1项之半导体记忆体装置，其进一步包含有：一第二内部电源供应产生电路，以该外部电源供应电压产生具有一固定位准之一第二内部电源供应，该第二内部电源供应被供应至该记忆体核心；并且该第一内部电源供应具有高于该第二内部电源供应之一位准。依据申请专利范围第2项之半导体记忆体装置，其中该第一内部电源供应产生电路具有一震荡器、一藉由该震荡器所产生之一时脉而提升该外部电源供应电压至该第一内部电源供应之泵电路、以及一监视该第一内部电源供应之一电位之限制器电路，如果该监视之该电位成为低于一预定参考数值时则设定该震荡器为一操作状态，并且当该监视之该电位超出该预定参考数值时则设定该震荡器为一不作动状态，其中在该缓慢模式中，该限制器电路之反应速率被减少，并且在该快速模式中，该限制器电路之反应速率被增加且更快于该缓慢模式。依据申请专利范围第2项之半导体记忆体装置，其中该第一内部电源供应产生电路具有一震荡器、一藉由该震荡器所产生之一时脉而提升该外部电源供应电压至该第一内部电源供应之泵电路、以及一监视该第一内部电源供应之一电位之限制器电路，如果该监视之该电位成为低于一预定参考数值时则设定该震荡器为一操作状态，并且当该监视之该电位超出该预定参考数值时则设定该震荡器至一不作动状态，其中当该半导体记忆体装置是在反熔丝写入状态时，该限制器电路之该预定参考数值的有效位准被设定为高于当该半导体记忆体装置是在该致动状态时。依据申请专利范围第1项之半导体记忆体装置，其中该反熔丝记忆体之反熔丝是由将一MOS电晶体的源极和汲极短路的第一端点以及闸极的第二端点所构成，并且该写入系藉由在该等第一和第二端点之间施加该反熔丝写入电压以便打破该MOS电晶体的闸极氧化薄膜而被达成。依据申请专利范围第8项之半导体记忆体装置，其中在该反熔丝被写入之后，该第一内部电源供应电压被施加在该等第一和第二端点之间并且被写入状态被读出。一种被施加一外部电源供应电压的半导体记忆体装置，其包含有：一第一内部电源供应产生电路，其用于提升该外部电源供应电压而产生一第一内部电源供应；一第二内部电源供应产生电路，其用于产生低于该第一内部电源供应之一第二内部电源供应，该第一内部电源供应自该外部电源供应电压；一记忆体核心，其具有一记忆体阵列，于其中一字组线利用该第一内部电源供应驱动，并且该第二内部电源供应被连接到一记忆胞之一电容器；一反熔丝记忆体，位于该记忆体阵列中之缺陷位元补救资讯被写入于该反熔丝记忆体中；以及一写入电压产生电路，其用于提升该第一内部电源供应以产生一反熔丝写入电压，其中该反熔丝写入电压被施加至该反熔丝记忆体之一反熔丝以达成至该反熔丝之写入，其中当该半导体记忆体装置是在一致动状态时，该第一内部电源供应产生电路提升该第一内部电源供应至一第一电位，且其中该半导体记忆体装置包括一用以控制该第一内部电源供应产生电路之反熔丝写入控制电路，以便在一反熔丝写入期间该第一内部电源供应提升至高于该第一电位之一第二电位。依据申请专利范围第10项之半导体记忆体装置，其进一步包含有：一反熔丝写入控制电路，其反应于一反熔丝写入模式信号而启动该写入电压产生电路；并且在一晶圆测试中，反熔丝之写入系藉由使用自一外部端点供应之一外部写入电压被达成，且在一封装测试中，该反熔丝写入控制电路启动该写入电压产生电路并且反熔丝之写入系藉由使用所产生之内部写入电压而被达成。依据申请专利范围第11项之半导体记忆体装置，其中当该半导体忆体装置是在一备用状态时，该第一内部电源供应产生电路被控制为一缓慢模式，于该缓慢模式中，导致将被提升之第一内部电源供应位准追随一所需的位准之一反应操作速率被减低；并且当该半导体记忆体装置是在一致动状态时，该第一内部电源供应产生电路被控制为一快速模式，于该快速模式中，该反应操作之该速率被增加；并且在该反熔丝写入期间，该反熔丝写入控制电路控制该第一内部电源供应产生电路为该快速模式。依据申请专利范围第10项之半导体记忆体装置，其进一步包含有：一自更新(Self-Refresh)控制电路，当该外部电源供应电压被启动时，其依序地以一预定周期执行记忆胞之一更新操作；并且该反熔丝写入控制电路进行控制，以便在该反熔丝写入期间阻止该自更新控制电路之该更新操作。依据申请专利范围第2项之半导体记忆体装置，其中在反熔丝写入时该第一内部电源供应产生电路操作于该快速模式。一种被施加一外部电源供应电压的半导体记忆体装置，其包含有：一第一内部电源供应产生电路，其用于提升该外部电源供应电压而产生一第一内部电源供应；一记忆体核心，其被供应该第一内部电源供应；一反熔丝记忆体，其被写入预定资讯；以及一写入电压产生电路，其用于提升该第一内部电源供应而产生一反熔丝写入电压，其中写入至该反熔丝记忆体之一反熔丝是利用施加该反熔丝写入电压至该反熔丝而达成，且其中当该半导体记忆体装置是在一备用状态时，该第一内部电源供应产生电路操作于一缓慢模式，于该缓慢模式中，用于产生该第一内部电源供应之一反应速率被减低；并且当该半导体记忆体装置是在一致动状态时，该第一内部电源供应产生电路操作于一快速模式，于该快速模式中，该反应速率被增加。依据申请专利范围第15项之半导体记忆体装置，其中该半导体记忆体装置包括一反熔丝写入控制电路，其在反熔丝写入时用以控制该第一内部电源供应产生电路至该快速模式。 |
