| 主权项 |
一种具有一记忆体单元阵列之半导体记忆体装置，其包括：复数个子记忆体单元阵列，该等子记忆体单元阵列系往一位元线方向与垂直于该位元线方向之一字线方向予以排列，该等子记忆体单元阵列之每一者具有复数个记忆体单元；复数个感测放大部分，该等感测放大部分系排列于往该位元线方向的该等子记忆体单元阵列之间，该等感测放大部分之每一者包含一第一电路；复数个接触接合部分，该等接触接合部分系排列于往该字线方向的该等子记忆体单元阵列之间，该等接触接合部分之每一者包含一第二电路；复数个接合部分，该等接合部分系排列于往该字线方向的该等感测放大部分之间，该等接合部分之每一者包含一第三电路；及一主字线，其交叠于往该字线方向的该等子记忆体单元阵列之一字线，其中该第二电路及该第三电路共同包括：一预充电缓冲器，用于缓冲一预充电讯号以产生一预充电控制讯号；一感测线预充电电路，用于回应于该预充电控制讯号，将一感测线与一经反转感测线预充电至该预充电电压位准；一PMOS感测放大器驱动器，用于回应于一感测控制讯号而驱动该感测线；及一NMOS感测放大器驱动器，用于回应于一反转感测控制讯号而驱动该经反转感测线。如请求项1之半导体记忆体装置，其中该等接触接合部分进一步包括一接触点，该接触点系用于连接该主字线与该等子记忆体单元阵列之经组态以交叠该主字线之该字线中之各者。如请求项1之半导体记忆体装置，其中该第一电路包括：一PMOS感测放大器，其侦测往该位元线方向排列之复数位元线对的一电压差，该PMOS感测放大器经组态以放大该等位元线对中之一位元线的资料至从该感测线施加的一高位准；一NMOS感测放大器，其侦测该等位元线对之每一者的一电压差，以放大该等位元线对中之另一位元线的资料至从该经反转感测线施加的一低位准；及一位元线预充电电路，用于回应于该预充电控制讯号，将该等位元线对之每一者预充电至一预充电电压位准。如请求项1之半导体记忆体装置，其中该第一电路进一步包括：一资料IO闸，该资料IO闸系用于回应一行选择讯号，在该位元线对与一资料IO线对之间传输资料。如请求项1之半导体记忆体装置，其中该第二电路及该第三电路进一步共同包括：一资料IO线预充电电路，该资料IO线预充电电路系用于回应于该感测线之一讯号，预充电一资料IO线对至该预充电电压位准。如请求项1之半导体记忆体装置，其中该主字线系由金属制成并且横越往该字线方向排列的该等子记忆体单元阵列，该记忆体装置进一步包括：一第一讯号线，用于传输该预充电控制讯号；一第二讯号线，用于传输一感测讯号；及一第三讯号线，用于传输一经反转感测讯号，该第一讯号线、该第二讯号线与该第三讯号线之每一者系往该位元线方向排列于相对于排列该主字线之一层的该记忆体装置之一不同层上。一种具有一记忆体单元阵列之半导体记忆体装置，其包括：复数个子记忆体单元阵列，该等子记忆体单元阵列系往一位元线方向与垂直于该位元线方向之一字线方向予以排列，该等子记忆体单元阵列之每一者具有复数个记忆体单元；复数个感测放大部分，该等感测放大部分系排列于往该位元线方向的该等子记忆体单元阵列之间，该等感测放大部分之每一者包含一第一电路；复数个接触接合部分，该等接触接合部分系排列于往该字线方向的该等子记忆体单元阵列之间，该等接触接合部分之每一者包含一第二电路；复数个接合部分，该等接合部分系排列于往该字线方向的该等感测放大部分之间，该等接合部分之每一者包含一第三电路；一主字线，其交叠于往该字线方向的该等子记忆体单元阵列之一字线；一接触部分，其系布置于朝向该记忆体单元阵列之一边缘往该字线方向的该等子记忆体单元阵列之间的一区域之一部分中；及一包括一第四电路之第二接触接合部分，其系排列于朝向该记忆体单元阵列之该边缘往该字线方向的该等子记忆体单元阵列之间的剩余区域中，其中该第一电路包括：一PMOS感测放大器，其侦测往该位元线方向排列之复数位元线对的一电压差，该PMOS感测放大器经组态以放大该等位元线对中之一位元线的资料至从一感测线施加的一高位准；一NMOS感测放大器，其侦测该等位元线对之每一者的一电压差，以放大该等位元线对中之另一位元线的资料至从一经反转感测线施加的一低位准；及一位元线预充电电路，用于回应于一预充电控制讯号，将该等位元线对之每一者预充电至一预充电电压位准。如请求项7之半导体记忆体装置，其中该第二电路包括一PMOS感测放大器驱动器，用于回应于一感测控制讯号而驱动该感测线，及一NMOS感测放大器驱动器，用于回应于一反转感测控制讯号而驱动该经反转感测线。如请求项7之半导体记忆体装置，其中该第三电路包括一预充电缓冲器，用于缓冲一预充电讯号以产生该预充电控制讯号，及一感测线预充电电路，用于回应于该预充电控制讯号，将该感测线与该经反转感测线预充电至该预充电电压位准。如请求项7之半导体记忆体装置，其中该第四电路包括一PMOS感测放大器驱动器，用于回应于一感测控制讯号而驱动该感测线。如请求项7之半导体记忆体装置，其中该第四电路包括一NMOS感测放大器驱动器，用于回应于一反转感测控制讯号而驱动该经反转感测线。如请求项7之半导体记忆体装置，其中该第二电路包括：两个PMOS感测放大器驱动器，用于回应于一感测控制讯号而驱动该等感测线。如请求项7之半导体记忆体装置，其中该第二电路包括：两个NMOS感测放大器驱动器，用于回应于一反转感测控制讯号而驱动该经反转感测线。如请求项7之半导体记忆体装置，其中该第三电路包括一预充电缓冲器，用于缓冲一预充电讯号以产生该预充电控制讯号，及一感测线预充电电路，用于回应于该预充电控制讯号，将该感测线与该经反转感测线预充电至该预充电电压位准，并且该第四电路包括一PMOS感测放大器驱动器，用于回应于一感测控制讯号而驱动该感测线。如请求项7之半导体记忆体装置，其中该第三电路包括一预充电缓冲器，用于缓冲一预充电讯号以产生该预充电控制讯号，及一感测线预充电电路，用于回应于该预充电控制讯号，将该感测线与该经反转感测线预充电至该预充电电压位准，并且该第四电路包括一NMOS感测放大器驱动器，用于回应于一反转感测控制讯号而驱动该经反转感测线。一种具有一记忆体单元阵列之半导体记忆体装置，其包括：复数个子记忆体单元阵列，该等子记忆体单元阵列系往一位元线方向与垂直于该位元线方向之一字线方向予以排列，该等子记忆体单元阵列之每一者具有复数个记忆体单元；复数个感测放大部分，该等感测放大部分系排列于往该位元线方向的该等子记忆体单元阵列之间，该等感测放大部分之每一者包含一第一电路；复数个接触接合部分，该等接触接合部分系排列于往该字线方向的该等子记忆体单元阵列之间，该等接触接合部分之每一者包含一第二电路；复数个接合部分，该等接合部分系排列于往该字线方向的该等感测放大部分之间，该等接合部分之每一者包含一第三电路；一主字线，其交叠于往该字线方向的该等子记忆体单元阵列之一字线；及一接触部分，其系排列于朝向该记忆体单元阵列之一边缘之一侧往该字线方向排列之该等子记忆体单元阵列之间，其中该第一电路包括：一PMOS感测放大器，其侦测往该位元线方向排列之复数位元线对的一电压差，该PMOS感测放大器经组态以放大该等位元线对中之一位元线的资料至从一感测线施加的一高位准；一NMOS感测放大器，其侦测该等位元线对之每一者的一电压差，以放大该等位元线对中之另一位元线的资料至从一经反转感测线施加的一低位准；及一位元线预充电电路，用于回应于一预充电控制讯号，将该等位元线对之每一者预充电至一预充电电压位准。如请求项16之半导体记忆体装置，其中该第二电路包括一PMOS感测放大器驱动器，用于回应于一感测控制讯号而驱动该感测线，及一NMOS感测放大器驱动器，用于回应于一反转感测控制讯号而驱动该经反转感测线。如请求项16之半导体记忆体装置，其中该第三电路包括一预充电缓冲器，用于缓冲一预充电讯号以产生该预充电控制讯号，及一感测线预充电电路，用于回应于该预充电控制讯号，将该感测线与该经反转感测线预充电至该预充电电压位准。一种一半导体记忆体装置之记忆体单元阵列之排列方法，其包括：分别往一位元线方向与一字线方向排列包括复数个记忆体单元的复数个子记忆体单元阵列，该字线方向垂直于该位元线方向；在往该位元线方向排列之该等子记忆体单元阵列之间排列复数个感测放大部分，该等感测放大部分之每一者各具有一第一电路；在往该字线方向排列之该等子记忆体单元阵列之间排列复数个接触接合部分，该等接触接合部分之每一者各具有一第二电路；及在往该字线方向排列的该等感测放大部份之间排列复数个接合部分，该等接合部分之每一者各具有一第三电路；排列一主字线，使该主字线交叠于往该字线方向排列的该等子记忆体单元阵列之一字线，其中该第二电路及该第三电路共同包括：一预充电缓冲器，用于在一预充电作业期间缓冲一预充电讯号以产生该预充电控制讯号；一感测线预充电电路，用于在该预充电作业期间回应于该预充电控制讯号，将该感测线与该经反转感测线预充电至该预充电电压位准；一PMOS感测放大器驱动器，用于回应于一感测控制讯号而驱动该感测线；及一NMOS感测放大器驱动器，用于回应于一反转感测控制讯号而驱动该经反转感测线。如请求项19之方法，其中该第一电路包括：一PMOS感测放大器，其侦测往该位元线方向排列之复数位元线对之间的一电压差，该PMOS感测放大器经组态以放大该等位元线对中之一位元线的资料至从该感测线施加的一高位准；一NMOS感测放大器，其侦测该等位元线对之每一者之间的一电压差，该NMOS感测放大器经组态以放大相关联于该PMOS感测放大器的该等位元线对中之另一位元线的资料至从该经反转感测线施加的一低位准；及一位元线预充电电路，用于回应于该预充电控制讯号，将该等位元线对之每一者预充电至一预充电电压位准。如请求项20之方法，其中该第二电路包括该PMOS感测放大器驱动器及该NMOS感测放大器驱动器，并且该第三电路包括该预充电缓冲器及该感测线预充电电路。如请求项20之方法，其进一步包括：在朝向该记忆体单元阵列之一边缘往该字线方向排列的该等子记忆体单元阵列之间的区域之一部分中排列一接触部分；及在朝向该记忆体单元阵列之该边缘往该字线方向排列的该等子记忆体单元阵列之间的剩余区域中排列一包括一第四电路之接触接合部分。如请求项22之方法，其中该第四电路包括一PMOS感测放大器驱动器，用于回应于一感测控制讯号而驱动该感测线。如请求项22之方法，其中该第四电路包括一NMOS感测放大器驱动器，用于回应于一反转感测控制讯号而驱动该经反转感测线。如请求项20之方法，进一步包括：在朝向该记忆体单元阵列之一边缘之一侧往该字线方向排列之该等子记忆体单元阵列之间配置一接触部分。如请求项20之方法，其中该主字线系由金属制成，该记忆体阵列包括：一第一讯号线，用于传输该预充电控制讯号；一第二讯号线，用于传输一感测讯号；及一第三讯号线，用于传输一经反转感测讯号，该方法进一步包括：排列该主字线，使该主字线横越往该字线方向排列的该等子记忆体单元阵列；及在相对于排列该主字线之一层的该记忆体装置之一不同层上往该位元线方向排列该第一讯号线、该第二讯号线与该第三讯号线之每一者。 |
