| 主权项 |
一种用于将来自一第一来源的一第一积体电路设计与来自一第二来源的一第二积体电路设计合并之方法，以促进一合并式积体电路的一合并式设计之制造，其中该第一积体电路设计具有一第一周边，该第一周边具有沿着该第一周边之该第一积体电路之实体布局以及电特性之周边介面资讯，且其中该第二积体电路设计具有一第二周边，该第二周边具有沿着该第二周边之该第二积体电路之实体布局以及电特性之周边介面资讯，且其中该合并式积体电路之合并式设计系藉由具有该第一周边之该第一积体电路设计与沿着该第二周边之该第二积体电路设计相结合所形成，该方法包含以下步骤：将来自该第一来源之该实体布局及电特性，包括该第一积体电路之极性，的周边介面资讯提供给该第二来源；将来自该第二来源的该第二积体电路之该实体布局及电特性的周边介面资讯提供给该第一来源；将来自该第一来源的沿着该第一周边的该实体布局及电特性，包括该极性，的周边介面资讯与来自该第二来源的沿着该第二周边的该实体布局及电特性，包括该极性，的周边介面资讯匹配，以证实将该第一积体电路与该第二积体电路合并之实体布局与电特性的相容性；以及在证实匹配之后，为一积体电路产生一或多个光罩，该积体电路具有代表该第一积体电路设计与该第二积体电路之设计合并的一设计。如申请专利范围第1项所述之方法，其中，来自该第一来源的该第一积体电路之周边介面资讯的实体布局部分是位于一多边形的第一环中。如申请专利范围第2项所述之方法，其中，来自该第二来源的该第二积体电路之周边介面资讯的实体布局部分是位于一实质上类似的多边形的第二环中，该第二环外切该第一环。如申请专利范围第3项所述之方法，其中，该多边形实质上是矩形。如申请专利范围第1项所述之方法，其中，该周边介面资讯更包含表示由此被制作的该光罩之极性的一标记。如申请专利范围第5项所述之方法，更包含以下步骤：从该一或多个光罩中制造出一或多个积体电路晶粒。如申请专利范围第6项所述之方法，更包含以下步骤：将所制造的一或多个积体电路晶粒组合到被封装的积体电路装置中。一种用于将来自一第一来源之一第一设计的一积体电路设计与来自一第二来源之一第二设计的一积体电路设计合并之方法，以促进一积体电路的已合并设计之制造，其中来自该第一来源之该第一设计具有一第一周边，该第一周边具有沿着该第一周边之该设计之实体布局以及电特性，包括极性，之周边介面资讯，且其中来自该第二来源之该设计具有一第二周边，该第二周边具有沿着该第二周边之该设计之实体布局以及电特性，包括极性，之周边介面资讯，且其中该合并式设计系藉由具有该第一周边之来自该第一来源之该第一设计与沿着该第二周边之来自该第二来源之该第二设计相结合所形成，该方法包含以下步骤：将来自该第一来源的该第一设计之实体布局及电特性的周边介面资讯提供给该第二来源；由该第一来源接收来自第二来源的该第二设计之实体布局及电特性的周边介面资讯；将来自该第一来源沿着该第一周边的该周边介面资讯与来自该第二来源沿着该第二周边的该周边介面资讯匹配，以证实藉由邻接该第一周边与该第二周边而将该第一设计与该第二设计合并之实体布局与电特性，包括极性，的相容性；以及在证实匹配之后，由该第一来源通知一光罩制作者产生一或多个光罩。如申请专利范围第8项所述之方法，其中，来自该第一来源的该第一设计之周边介面资讯的实体布局部分是位于一实质上多边形的第一环中。如申请专利范围第9项所述之方法，其中，来自该第二来源的该第二设计之周边介面资讯的实体布局部分是位于一实质上类似的多边形的第二环中，该第二环外切该第一环。如申请专利范围第10项所述之方法，其中，该多边形实质上是矩形。如申请专利范围第11项所述之方法，其中，该周边介面资讯更包含表示由此被制作的该光罩之极性的一标记。如申请专利范围第12项所述之方法，更包含以下步骤：从该一或多个光罩中制造出一或多个积体电路晶粒。如申请专利范围第13项所述之方法，更包含以下步骤：将所制造的一或多个积体电路晶粒组合到被封装的积体电路装置中。 |
