一种通信处理器芯片中的时钟/复位和配置控制器硬核

摘要

本发明涉及一种通信处理器芯片中的时钟/复位和配置控制器硬核。本发明的硬核包括时钟/配置寄存器块、时钟引出块、休眠模式控制器、微处理器内核高速总线接口、时钟使能和块复位引出块。该硬核负责产生处理器芯片各功能模块工作所要求的时钟信号并分配到相应的功能模块中，并且还可以产生发送给处理器芯片内各功能模块的复位信号。该硬核也负责完成时钟门控以及完成正常模式与休眠模式之间的转换以实现处理器芯片低功耗目标。该硬核也包含用于维护处理器芯片基本系统设置的配置寄存器，还可以包含用于芯片识别的配置寄存器。本发明的硬核全面实现了对处理器的时钟系统等各方面的要求。

主权项

一种通信处理器芯片中的时钟/复位和配置控制器硬核，其特征在于该硬核包括以下功能子模块：时钟/配置寄存器块、时钟引出块、休眠模式控制器、微处理器内核高速总线接口、时钟使能和块复位引出块；所述的时钟/配置寄存器块是指由处理器芯片中所有与微处理器核内部高速总线相连接的寄存器、与这些寄存器读写操作有关的电路及电路部件、在这些寄存器触发下产生发给处理器芯片时钟系统的控制信号的电路及电路部件、在这些寄存器触发下产生的处理器芯片基本系统设置控制信号的有关电路及电路部件所构成的集合；时钟/配置寄存器块与微处理器内核高速总线接口、时钟引出块、休眠模式控制器、时钟使能和块复位引出块之间都存在输入输出接口；时钟/配置寄存器块通过微处理器内核高速总线接口接收来自微处理器内核的读写控制信号及写数据，并根据由微处理器内核输出的读写控制信号及写入数据的内容触发用于控制时钟引出块、休眠模式控制器、时钟使能和块复位引出块以及时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器与时钟控制相关的模块或部件的控制信号，以及触发用于处理器芯片基本系统设置的控制信号，并通过与这些模块的接口发送给这些模块；时钟/配置寄存器块还具有与模拟基带单元BBA之间的输入输出接口，根据由微处理器内核输出的读写控制信号及写入数据的内容，触发向模拟基带单元BBA输出的模拟基带单元BBA工作状态控制信号，并通过与模拟基带单元BBA的接口发送给模拟基带单元BBA，以控制模拟基带单元BBA跟随处理器芯片在正常模式、休眠模式以及空闲模式之间进行状态转换；所述的时钟引出块是指处理器芯片中所有受控于时钟/配置寄存器块触发的控制信号且在时钟/配置寄存器块触发的控制信号的控制下产生处理器芯片所要求的全部时钟信号的电路及电路部件所构成的集合，该集合也包含将时钟/配置寄存器块和时钟使能和块复位引出块产生的、用于控制时钟锁相环、电压控制振荡器VCXO的控制信号转发给时钟锁相环、电压控制振荡器VCXO的电路；时钟引出块包括时钟多路选择复用器、可编程时钟分频器、固定时钟分频器、脉冲吞没器；时钟引出块与时钟/配置寄存器块、时钟使能和块复位引出块、片外时钟振荡源电路、片外时钟振荡源供电控制电路、时钟锁相环、模拟基带单元BBA、休眠模式控制器、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间都存在输入输出接口；时钟引出块通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，通过与时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器之间的接口接收来自时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器的时钟信号，在时钟/配置寄存器块触发的控制信号的控制下，将来自时钟锁相环、电压控制振荡器VCXO、低频率晶体振荡器、模拟基带单元、休眠模式控制器的时钟信号转换成处理器芯片各个模块所要求速率的时钟信号，并通过与时钟/配置寄存器块、时钟使能和块复位引出块、微处理器核内部高速总线、微处理器外围设备以及数字信号处理器DSP子系统之间的接口输出到这些模块；同时，时钟引出块还将时钟/配置寄存器块和时钟使能和块复位引出块产生的、用于控制时钟锁相环、电压控制振荡器VCXO的控制信号转发给相应的时钟锁相环、电压控制振荡器VCXO的控制电路；所述的时钟使能和块复位引出块是指处理器芯片中由下述电路及电路部件所构成的集合：1)在时钟/配置寄存器块触发的控制信号的控制下产生处理器芯片所要求的全部时钟使能信号及复位信号的电路及电路部件；2)在时钟/配置寄存器块触发的控制信号或微处理器中断控制器发来的中断请求信号的控制下产生发给微处理器内核、DSP内核、电压控制振荡器的唤醒或停止控制信号的电路及电路部件；时钟使能和块复位引出块与时钟/配置寄存器块、时钟引出块、微处理器中断控制器、微处理器内核及内部高速总线、微处理器外围设备、数字信号处理器DSP子系统之间存在输入输出接口；时钟使能和块复位引出块通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，在时钟/配置寄存器块触发的控制信号的控制下，产生相应模块的时钟使能信号或复位信号，并将该时钟使能信号或复位信号通过与相应模块之间的接口输出到该模块；同时，时钟使能和块复位引出块还通过与时钟/配置寄存器块或微处理器中断控制器之间的接口接收来自时钟/配置寄存器块的控制信号或微处理器中断控制器的中断请求信号，使用时钟/配置寄存器块触发的控制信号或微处理器中断控制器发来的中断请求信号，产生微处理器内核、DSP内核、片外电压控制振荡器的停止控制信号和唤醒控制信号，并将微处理器内核、DSP内核的停止控制信号和唤醒控制信号分别通过与微处理器内核、数字信号处理器DSP子系统之间的接口，发给微处理器内核、DSP内核，以及将片外电压控制振荡器的停止控制信号和唤醒控制信号通过与时钟引出块之间的接口由时钟引出块发给片外电压控制振荡器的控制电路；所述的休眠模式控制器是指处理器芯片中由下述电路及电路部件所构成的集合：1)在时钟/配置寄存器块触发的控制信号的控制下产生并输出发给调制解调器模块主定时器MSTR的握手信号的电路及电路部件；2)在时钟/配置寄存器块触发的控制信号的控制下完成对从低频率晶体振荡器输入的低频时钟频率的校准的电路及电路部件；3)在时钟/配置寄存器块触发的控制信号的控制下完成正常模式与休眠模式之间的转换过程中的微处理器外设、DSP外设、调制解调器模块的时钟切换的电路及电路部件；休眠模式控制器与时钟/配置寄存器块、调制解调器模块、时钟引出块、片外时钟振荡源之间存在输入输出接口；休眠模式控制器通过与片外时钟振荡源之间的接口接收来自片外时钟振荡源的时钟信号；休眠模式控制器通过与时钟/配置寄存器块之间的接口接收来自时钟/配置寄存器块触发的控制信号，在时钟/配置寄存器块触发的控制信号的控制下，产生正常模式与休眠模式之间的转换过程中发给调制解调器模块主定时器MSTR的握手信号，并通过与调制解调器模块之间的接口接收来自调制解调器模块主定时器MSTR发给时钟/复位和配置控制器硬核的握手信号，根据与调制解调器模块主定时器MSTR之间的握手完成对发给微处理器外设、DSP外设、调制解调器模块的时钟的切换；同时，休眠模式控制器在时钟/配置寄存器块触发的控制信号的控制下完成对从低频率晶体振荡器输入的低频时钟频率的校准；休眠模式控制器还通过与时钟引出块之间的接口，在时钟/配置寄存器块触发的控制信号的控制下，将正常模式与休眠模式之间的转换过程中所切换的微处理器外设、DSP外设、调制解调器模块时钟发给时钟引出块；微处理器内核高速总线接口指的是将时钟/配置寄存器块与微处理器核内部高速总线相连接的接口，该接口将微处理器内核与时钟/配置寄存器块通过微处理器核内部高速总线相连接，实现微处理器内核通过微处理器核内部高速总线及该接口对时钟/配置寄存器块中的各个寄存器进行读写操作；通过微处理器内核高速总线接口输入输出的信号主要包括有总线地址信号、总线写指示信号、总线读指示信号、总线写数据块、总线读数据块、总线传送数据准备好指示信号、总线传送数据响应指示信号。