一种基于GPS/北斗系统的时间频率驯服模块

摘要

一种基于GPS/北斗系统的时间频率驯服模块，包括GPS/北斗OEM模块提供的参考PPS源，其特征是设有用于PPS粗调即预同步模式的数字PLL，以及用于PPS相位精调以及CO频率调节即驯服工作模式的模拟FLL。数字PLL是数字PI控制环路，由相位检测器、多路开关、数字PLL逻辑电路、数字加/减计数器组成；模拟FLL是包括开尔曼滤波器的数字PI控制环路，由相位检测器、驯服逻辑处理器、DAC、CO组成混合锁相环。本发明使PPS信号跟踪外部的参考PPS源之间信号误差进一步减小至小于100ns，其频率准确度优于5e-12以及PPS时间脉冲绝对连续的模块。在各种工作模式转换过程中，PPS信号不会发生突变。

主权项

一种基于GPS/北斗系统的时间频率驯服模块，包括GPS/北斗原始设备制造商(Original Equipment Manufacture，缩略词为OEM)模块提供的参考PPS源、现场可编程门阵列(Field Programmable Gate Array，缩略词为FPGA)、驯服逻辑处理器、数字模拟转换器(Digital‑Analog Converter，缩略词为DAC)、晶体振荡器(Crystal Oscillator，缩略词为CO)和基准电压源。所述FPGA一输入端与所述参考PPS源连接，一输出端输出驯服的PPS，另一输出端与所述驯服逻辑处理器输入端连接，所述驯服逻辑处理器输出端与所述DAC一输入端连接，所述DAC另一输入端与所述基准电压源连接，所述DAC输出端与所述CO连接，其特征在于：设有用于PPS粗调即预同步模式的数字锁相环(Phase‑Locked Loop，缩略词为PLL)，以及用于PPS相位精调以及CO频率调节即驯服工作模式的模拟锁频环(Frequency‑Locked Loop，缩略词为FLL)；所述数字PLL是数字比例积分(Proportion‑Integral，缩略词为PI)控制环路，由相位检测器、多路开关、数字锁相环(Phase‑Locked Loop，缩略词为PLL)逻辑电路、数字加/减计数器组成，CO只作为频率源使用，提供倍频频率，所述数字加/减计数器的两输入端分别与所述数字PLL逻辑电路输出端和所述多路开关输出端连接，所述多路开关用于数字锁相环模拟锁相环之间切换，所述数字加/减计数器输出端与所述相位检测器一输入端连接，所述相位检测器另一输入端即是所述FPGA内部逻辑电路的输入端。所述数字PLL在预同步模式下粗调由所述数字加/减计数器输出的系统PPS，使其与外部的参考PPS源之间相位差减小至设定范围；所述模拟FLL是包括开尔曼滤波器的数字PI控制环路，由相位检测器、驯服逻辑处理器、DAC、CO组成混合锁相环，采用CO时钟的倍频频率。所述模拟FLL在驯服工作模式下配合FPGA内部逻辑电路中的分频电路微调由所述数字加/减计数器输出的系统PPS，使其跟踪外部的参考PPS源，使其相位误差进一步减小至小于100ns，并驯服本地CO输出频率的准确度长期稳定度接近GPS/北斗系统提供的外部参考PPS源的长期稳定度特性。