发明名称 |
电子器件用基板、电子器件用层叠体、电子器件及它们的制造方法 |
摘要 |
一种电子器件的制造方法,包括将多片基板对位并层叠的工序,上述多片基板分别具有多个纵导体和磁性膜;上述纵导体朝向板厚方向,相对于基板面排列分布;上述磁性膜相对于上述纵导体具有预先设定的位置关系,设在上述基板面的规定位置上;在将上述多片基板对位时,包括从外部施加磁场、使层叠而邻接的上述基板的上述磁性膜之间产生磁吸引力、通过上述磁吸引力将上述纵导体对位的工序。 |
申请公布号 |
CN102142379A |
申请公布日期 |
2011.08.03 |
申请号 |
CN201010547493.2 |
申请日期 |
2010.11.12 |
申请人 |
纳普拉有限公司 |
发明人 |
关根重信;关根由莉奈;桑名良治 |
分类号 |
H01L21/50(2006.01)I;H01L21/60(2006.01)I;H01L23/48(2006.01)I;H01L25/00(2006.01)I;H01L25/065(2006.01)I |
主分类号 |
H01L21/50(2006.01)I |
代理机构 |
永新专利商标代理有限公司 72002 |
代理人 |
徐殿军 |
主权项 |
一种电子器件的制造方法,包括将多片基板对位并层叠的工序,其特征在于,上述多片基板分别具有多个纵导体和磁性膜,上述纵导体朝向板厚方向,相对于基板面排列分布,上述磁性膜相对于上述纵导体具有预先设定的位置关系,设在上述基板面的规定位置,在将上述多片基板对位时,包括如下工序:从外部施加磁场;使层叠而邻接的上述基板的上述磁性膜之间产生磁吸引力;通过上述磁吸引力将上述纵导体对位。 |
地址 |
日本东京 |