用于极性驱动晶粒上终止技术之方法、积体电路及电脑系统

主权项

一种积体电路，其包含：用来接收一命令之一输入/输出(I/O)电路；用来接收一或更多晶粒上终止(ODT)信号之一ODT针脚；耦接至该ODT针脚之控制逻辑组件，该控制逻辑组件用于至少部份地致能该ODT针脚上之一ODT致动信号与一ODT值选择信号的多工处理动作，该控制逻辑组件进一步用于至少部份地根据该命令来控制一终止长度，其中该控制逻辑组件包含：ODT致动逻辑组件，其用以在一第一计时期间检测该ODT针脚上之一ODT致动信号；以及ODT值选择逻辑组件，其用以在一第二计时期间检测该ODT针脚上之一ODT值选择信号，并至少部份地根据该ODT值选择信号来选择一第一ODT值和一第二ODT值之其中一者；以及与该控制逻辑组件及该I/O电路相耦接之一终止电阻电路，该终止电阻电路用以动态提供一初级ODT电阻及一次级ODT电阻之其中一者给该I/O电路。如申请专利范围第1项之积体电路，其中该ODT致动逻辑组件更进一步用于解码该命令，且至少部份地根据该命令判定一终止长度。如申请专利范围第1项之积体电路，其进一步包含：用来容纳该第一ODT值之一第一暂存器；以及用来容纳该第二ODT值之一第二暂存器。如申请专利范围第3项之积体电路，其中该ODT值选择逻辑组件系用来：在该ODT值选择信号系一逻辑1状态时，从该第一暂存器选择该第一ODT值；以及在该ODT值选择信号系一逻辑0状态时，从该第二暂存器选择该第二ODT值。如申请专利范围第1项之积体电路，其中该命令包括一相关联之丛发长度(BL)，且其中用于至少部份地根据该命令控制终止长度之该控制逻辑组件包含：用以至少部份地根据该丛发长度(BL)判定该终止长度之控制逻辑组件。如申请专利范围第5项之积体电路，其中用以至少部份地根据该丛发长度(BL)来判定该终止长度之该控制逻辑组件系包含：用以至少部份地根据表示式(BL/M)+N判定该终止长度之控制逻辑组件。如申请专利范围第6项之积体电路，其中M和N等于2。如申请专利范围第1项之积体电路，其中该积体电路包含一记忆体装置。一种用于极性驱动晶粒上终止技术之方法，其包含下列步骤：于一第一计时期接收在一积体电路之一输入/输出(I/O)电路上之一命令；于该第一计时期接收在该积体电路之一晶粒上终止(ODT)针脚上的一ODT致动信号；于一第二计时期接收在该积体电路之该ODT针脚上的一ODT值选择信号；至少部份地根据来自外部控制器之该命令判定一终止长度；以及在实质等于该终止长度之一期间内提供一终止电阻给该I/O电路。如申请专利范围第9项之方法，其中该第二计时期系接续于该第一计时期后。如申请专利范围第9项之方法，其进一步包含下列步骤：至少部份地响应于接收到该ODT值选择信号来选择一ODT值。如申请专利范围第11项之方法，其中至少部份地响应于接收到该ODT值选择信号来选择该ODT值之步骤包含：当该ODT值选择信号系一逻辑1状态时，选择一初级ODT值；以及当该ODT值选择信号系一逻辑0状态时，选择一次级ODT值。如申请专利范围第9项之方法，其中至少部份地根据来自该外部控制器之该命令来判定该终止长度之步骤包含：解码该命令；判定与该命令相关联之一丛发长度(BL)；以及至少部份地根据与该命令相关联之该丛发长度判定该终止长度。如申请专利范围第13项之方法，其中至少部份地根据与该命令相关联之该丛发长度来判定该终止长度之步骤包含：至少部份地根据表示式(BL/M)+N判定该终止长度。如申请专利范围第14项之方法，其中M和N等于2。如申请专利范围第9项之方法，其中于该第一计时期接收在该积体电路之一ODT针脚上的该ODT致动信号之步骤进一步包含：针对一段预定时间周期防止该ODT致动信号之一状态重设，以允许对该ODT针脚上的信号进行一时间多工处理。一种电脑系统，其包含：耦接至一互连结构之一第一积体电路；以及经由该互连结构耦接至该第一积体电路之一第二积体电路，该第二积体电路包括：用来接收一命令之一输入/输出电路；一晶粒上终止(ODT)针脚，以及耦接至该ODT针脚之控制逻辑组件，该控制逻辑组件系用于至少部份地致能该ODT针脚上之一ODT致动信号与ODT值选择信号的多工处理，该控制逻辑组件进一步用于至少部份地根据该命令控制一终止长度，其中该控制逻辑组件包含：用于在一第一计时期间检测该ODT针脚上之一ODT致动信号的ODT致动逻辑组件；以及ODT值选择逻辑组件，其用于在一第二计时期间检测该ODT针脚上之一ODT值选择信号，及至少部份地根据该ODT值选择信号来选择一初级ODT值与次级ODT值之其中一者。如申请专利范围第17项之系统，其中该控制逻辑组件系用来针对一段预定时间周期防止该ODT致动信号之一状态重设，使能对该ODT针脚上之信号进行时间多工处理。如申请专利范围第17项之系统，其中该第一积体电路包含一记忆体控制器。如申请专利范围第17项之系统，其中该第二积体电路包含一记忆体装置。如申请专利范围第20项之系统，其中该记忆体装置系一动态随机存取记忆体装置。