| 主权项 |
一种层叠积体电路，包括：一第一半导体晶粒，具有一前侧和一后侧，且该第一半导体晶粒包含一个或多个元件；一个或多个贯穿矽晶片介层插塞，穿过一基底和该第一半导体晶粒之一前侧绝缘层；一层间介电层，位于该第一半导体晶粒之该前侧上，该层间介电层具有至少一接触插塞，实体上连接该一个或多个贯穿矽晶片介层插塞之一前侧，和一介面位于该至少一接触插塞和该一个或多个贯穿矽晶片介层插塞之间；一金属间介电层，位于该层间介电层上，其中该金属间介电层具有至少一接合垫，电性连接该至少一接触插塞；一第二半导体晶粒，于该至少一接合垫上，连接该第一半导体晶粒；一金属层，位于该第一半导体晶粒之该背面上，其中该金属层包括：至少一背面介电层，位于该背面之上；以及一蚀刻停止层，位于该至少一背面介电层之一者上方；其中该金属层具有至少一背面接触垫，电性连接该一个或多个贯穿矽晶片介层插塞之一背面。如申请专利范围第1项所述之层叠积体电路，更包括：一个或多个导线，位于该一个或多个贯穿矽晶片介层插塞和该一个或多个元件之间。如申请专利范围第1项所述之层叠积体电路，其中各个该至少一接触插塞，对准一相对应之该一个或多个贯穿矽晶片介层插塞之一者。一种半导体元件，包括：一基底，该基底具有一前侧和一后侧，且该基底包括一个或多个积体电路元件；至少一贯穿矽晶片介层插塞，穿过该基底，自该前侧延伸至该后侧，且延伸至该后侧上方；一层间介电层，位于该基底之该前侧上，其中该层间介电层包括一个或多个接触插塞，连接该至少一贯穿矽晶片介层插塞，和一介面位于该一个或多个接触插塞和该至少一贯穿矽晶片介层插塞之间；一金属间介电层，位于该层间介电层上，其中该金属间介电层包括一个或多个接合垫，连接该一个或多个该接触插塞；以及一保护层，位于该基底之该后侧上，其中该保护层包括一阻障层和一个或多个后侧接触垫，连接该至少一贯穿矽晶片介层插塞。如申请专利范围第4项所述之半导体元件，其中该一个或多个接触插塞，对准相对应之该至少一贯穿矽晶片介层插塞。如申请专利范围第4项所述之半导体元件，更包括：一绝缘层，位于该基底之该前侧和该层间介电层之间，其中该至少一贯穿矽晶片介层插塞穿过该绝缘层而延伸。如申请专利范围第4项所述之半导体元件，更包括：一个或多个导线(conductors)，连接该至少一贯穿矽晶片介层插塞和该一个或多个积体电路元件。如申请专利范围第4项所述之半导体元件，其中该一个或多个接触插塞包括下列之一者：一宽度，该宽度等于一贯穿矽晶片介层插塞之宽度；该宽度大于该贯穿矽晶片介层插塞之宽度；以及该宽度小于该贯穿矽晶片介层插塞之宽度。如申请专利范围第4项所述之半导体元件，其中该一个或多个接触插塞包括一阵列。一种半导体元件，包括：一个或多个层叠晶粒，各层叠晶粒具有一个或多个装置整合于其中；至少一贯穿矽晶片介层插塞，位于至少一个层叠晶粒中，其中至少一个贯穿矽晶片介层插塞，自至少一个层叠晶粒之一基底的一前侧穿过该基底的一后侧，且其中该至少一贯穿矽晶片介层插塞，延伸突出于该后侧；一前侧介电层，位于至少一个层叠晶粒之该基底的前侧上；一后侧介电层，位于至少一个层叠晶粒之该基底的后侧上，且该后侧介电层包括一蚀刻停止层；以及一个或多个接触插塞，位于该前侧介电层和该后侧介电层之中，其中该一个或多个接触插塞，电性连接该至少一贯穿矽晶片介层插塞和一介面，其中该介面位于该一个或多个接触插塞和该至少一贯穿矽晶片介层插塞之间，且该一个或多个层叠晶粒藉由该一个或多个接触插塞相互连接。如申请专利范围第10项所述之半导体元件，其中该一个或多个接触插塞，系对准该些贯穿矽晶片介层插塞。如申请专利范围第10项所述之半导体元件，其中该蚀刻停止层系包括择自下列群组之材料，该群组系由二氧化矽、氮化矽、碳化矽或氮氧化矽所组成。如申请专利范围第10项所述之半导体元件，更包括一个或多个额外的介电层，形成于该蚀刻停止层上。 |
