| 主权项 |
一记忆体定址转换电路，包含：一缓存模组，该缓存模组储存位元数量为一第一位元数之一第一记忆体位址；一转址模组，该转址模组将该第一记忆体位址转换成为一第二记忆体位址，并且该转址模组储存位元数量为一第二位元数之一第二记忆体位址，其中该第二位元数大于该第一位元数；一输出模组，该输出模组将该第二记忆体位址输出至一汇流排；以及该汇流排，该第二记忆体位址透过该汇流排传送至一记忆体，该记忆体依据该第二记忆体位址定址至一位元组。根据申请专利范围第1项之记忆体定址转换电路，其中上述之输出模组更包含输出复数个位元之资料字元。根据申请专利范围第1项之记忆体定址转换电路，其中上述之输出模组更包含输出复数个位元之命令字元。根据申请专利范围第1项之记忆体定址转换电路，其中上述之转址模组包含至少复数个多工器，每一个多工器具有复数个位元的输入与1个位元的输出。根据申请专利范围第1项之记忆体定址转换电路，其中上述之转址模组更包含至少1个位址输入电路，每一个位址输入电路分别提供该第二记忆体位址其中1个位元的值。根据申请专利范围第5项之记忆体定址转换电路，其中上述之缓存模组包含复数个输入缓存电路，该复数个输入缓存电路储存该第一记忆体位址之第0位元至第7位元与第9位元至第22位元。根据申请专利范围第6项之记忆体定址转换电路，其中上述之输出模组包含复数个输出电路，该复数个输出电路输出该第二记忆体位址，该第二记忆体位址至少包含第0位元至第7位元及第9位元至第23位元。根据申请专利范围第7项之记忆体定址转换电路，其中上述之转址模组包含复数个转址电路，该复数个输出电路透过该复数个转址电路输出该复数个缓存电路所储存的值，其中该第二记忆体位址之第0位元至第7位元、第9位元至第11位元、第13位元至第23位元分别为该第一记忆体位址之第0位元至第7位元、第9位元至第11位元、第12位元至第22位元，其中该至少1个位址输入电路提供该第二记忆体位址之第12位元与第24位元的值。根据申请专利范围第6项之记忆体定址转换电路，其中上述之记忆体依据该第二记忆体位址定址至223个位元组之一，并且该记忆体之储存空间不小于224个位元组。根据申请专利范围第8项之记忆体定址转换电路，其中上述之复数个转址电路包含8个多工器，每一个多工器具有至少5个位元的输入与1个位元的输出。根据申请专利范围第10项之记忆体定址转换电路，其中上述之5个位元的输入中的至少3个以该第二记忆体位址中的至少3个位元做为输入。根据申请专利范围第11项之记忆体定址转换电路，其中上述之8个多工器包含：一第一多工器，该第一多工器以一命令字元之第0位元、该第二记忆体位址中的第0位元、第9位元、第17位元与一资料字元之第0位元做为输入；一第二多工器，该第二多工器以该命令字元之第1位元、该第二记忆体位址中的第1位元、第10位元、第18位元与该资料字元之第1位元做为输入；一第三多工器，该第三多工器以该命令字元之第2位元、该第二记忆体位址中的第2位元、第11位元、第19位元与该资料字元之第2位元做为输入；一第四多工器，该第四多工器以该命令字元之第3位元、该第二记忆体位址中的第3位元、第12位元、第20位元与该资料字元之第0位元做为输入；一第五多工器，该第五多工器以该命令字元之第4位元、该第二记忆体位址中的第4位元、第13位元、第21位元与该资料字元之第4位元做为输入；一第六多工器，该第六多工器以该命令字元之第5位元、该第二记忆体位址中的第5位元、第14位元、第22位元与该资料字元之第5位元做为输入；一第七多工器，该第七多工器以该命令字元之第6位元、该第二记忆体位址中的第6位元、第15位元、第23位元与该资料字元之第6位元做为输入；以及一第八多工器，该第八多工器以该命令字元之第7位元、该第二记忆体位址中的第7位元、第16位元、第24位元与该资料字元之第7位元做为输入。根据申请专利范围第12项之记忆体定址转换电路，其中上述之记忆体之储存空间为224个位元组，并且该第二记忆体位址中的第24位元为0。根据申请专利范围第12项之记忆体定址转换电路，其中上述之记忆体之储存空间为225个位元组，并且该第二记忆体位址中的第24位元为0。根据申请专利范围第11项之记忆体定址转换电路，其中上述之至少1个位址输入电路更包含提供该第二记忆体位址之第25位元至第32位元的值。根据申请专利范围第15项之记忆体定址转换电路，其中上述之8个多工器包含：一第一多工器，该第一多工器以一命令字元之第0位元、该第二记忆体位址中的第0位元、第9位元、第17位元、第25位元与一资料字元之第0位元做为输入；一第二多工器，该第二多工器以该命令字元之第1位元、该第二记忆体位址中的第1位元、第10位元、第18位元、第26位元与该资料字元之第1位元做为输入；一第三多工器，该第三多工器以该命令字元之第2位元、该第二记忆体位址中的第2位元、第11位元、第19位元、第27位元与该资料字元之第2位元做为输入；一第四多工器，该第四多工器以该命令字元之第3位元、该第二记忆体位址中的第3位元、第12位元、第20位元、第28位元与该资料字元之第0位元做为输入；一第五多工器，该第五多工器以该命令字元之第4位元、该第二记忆体位址中的第4位元、第13位元、第21位元、第29位元与该资料字元之第4位元做为输入；一第六多工器，该第六多工器以该命令字元之第5位元、该第二记忆体位址中的第5位元、第14位元、第22位元、第30位元与该资料字元之第5位元做为输入；一第七多工器，该第七多工器以该命令字元之第6位元、该第二记忆体位址中的第6位元、第15位元、第23位元、第31位元与该资料字元之第6位元做为输入；以及一第八多工器，该第八多工器以该命令字元之第7位元、该第二记忆体位址中的第7位元、第16位元、第24位元、第32位元与该资料字元之第7位元做为输入。根据申请专利范围第16项之记忆体定址转换电路，其中上述之记忆体之储存空间为226个位元组，并且该第二记忆体位址中的第24位元至第32位元为0。根据申请专利范围第9项之记忆体定址转换电路，更包含一保护电路，该保护电路输出一致能讯号，该记忆体系在接收到该致能讯号后才依据该第二记忆体位址定址至223个位元组之一。根据申请专利范围第18项之记忆体定址转换电路，其中上述之保护电路包含：一计数器，该计数器依据一时脉之输入累加以输出一计数值；以及一比较器，该比较器系比较该计数值与一预设值，并且在该计数值与该预设值匹配后输出该致能讯号。根据申请专利范围第19项之记忆体定址转换电路，其中上述之记忆体之输入电压系在该计数值与该预设值匹配前高于一门槛限值。 |
