基于运行时重构的LS-SVM算法FPGA实现方法

摘要

基于运行时重构的LS-SVM算法FPGA实现方法，涉及到时间预测和FPGA的应用技术领域。该方法在FPGA内设置静态逻辑区和重构区，在静态逻辑区采用PowerPC440作为系统主控器，采用例化为PLB设备的ICAP接口作为配置接口，采用内部的block RAM作为PowerPC440的程序和数据存储区；PowerPC440通过MPMC接口与DDR2RAM连接，用于控制DDR2RAM的数据的读写；重构区通过MPMC的NPI接口与DDR2RAM的连接，PowerPC440与重构区的命令和数据交互通过DDR2RAM进行；将LS-SVM算法训练过程中的核函数矩阵形成过程采用核函数矩阵计算IP模块实现，将最小二乘问题的求解过程采用最小二乘求解IP模块实现，所述两个模块通过重构技术分时载入FPGA进行运算，实现LS-SVM算法。本发明在FPGA的平台上实现了LS-SVM算法的硬件加速，能够实现任意规模样本的LS-SVM算法训练过程。

主权项

基于运行时重构的LS‑SVM算法FPGA实现方法，其特征在于该实现方法为：在FPGA内设置静态逻辑区和重构区，在静态逻辑区，采用PowerPC440作为系统的主控器，采用例化为PLB(Processor Local Bus处理器本地总线)设备的ICAP(Hardware Internal Configuration Access Port，硬件内部配置接口)接口作为配置接口，采用FPGA内部的block RAM作为PowerPC440的程序和数据存储区；PowerPC440通过多端口存储控制器MPMC(Multi Port Memory Controller)接口与DDR2 RAM连接，用于控制DDR2RAM的数据的读写；重构区通过多端口存储控制器MPMC的NPI(Native Port Interface，本地端口)接口实现与DDR2 RAM的连接，PowerPC440与重构区的命令和数据交互通过DDR2 RAM进行；将LS‑SVM算法训练过程中的核函数矩阵形成过程采用固化在FPGA中的核函数矩阵计算IP模块实现，将LS‑SVM算法训练过程中的最小二乘问题的求解过程采用最小二乘求解IP模块实现，所述两个模块通过重构技术分时载入FPGA进行运算，实现LS‑SVM算法，首先进行初始镜像操作，然后循环执行内部配置操作和二次重构后内部配置操作实现LS‑SVM在线训练，其中：初始镜像操作，是系统运行的初始化步骤，用于实现样本数据的读取，并转存储至外部DDR存储器，以及根据样本数据进行核函数矩阵的计算，形成核函数矩阵，并将该核函数矩阵存储至外部DDR存储器中，准备开始重构；内部配置操作，用于对FPGA进行重新配置，最小二乘求解IP模块载入动态重构区，并根据外部DDR存储器中的核函数矩阵实现最小二乘问题求解，然后根据求解结果开始第二次重构；二次重构后内部配置操作，用于在第二次重构后，用最小二乘求解IP模块替换核函数矩阵形成IP模块，然后根据外部DDR存储器中的数据进行核函数矩阵的计算，并形成核函数矩阵，最后准备开始重构。