| 主权项 |
一种产生一时脉信号之方法，其包括：将一参考时脉(ClkREF)作为一输入而施加至一延迟线，使用该参考时脉而于该延迟线的一输出处产生一输出时脉(Clkout)，自该输出时脉产生一回授时脉(ClkFB)，该方法之特征在于从该回授时脉中获取一第一延迟回授时脉(FB1)以及一第二延迟回授时脉(FB2)，其中该第一延迟回授时脉具有相对该回授时脉之一可变延迟量而该第二延迟回授时脉具有相对该第一延迟回授时脉的一固定延迟量，并且根据该参考时脉、该第一延迟回授时脉与该第二延迟回授时脉之间的一相位关系来调整该延迟线的延迟。如申请专利范围第1项之方法，其进一步包括：利用一第一延迟来延迟该参考时脉以获取一延迟参考时脉(ClkREFd)，及其中调整该延迟线的延迟系包含依据该延迟参考时脉、该第一延迟回授时脉、以及该第二延迟回授时脉之间的相位关系来调整该延迟线的延迟。如申请专利范围第2项之方法，其中该第一延迟的数额系该第二延迟回授时脉相对该第一延迟回授时脉的固定延迟量的一半。如申请专利范围第2项之方法，其进一步包括：于该延迟参考时脉的一上升讯缘处来取样该第一延迟回授时脉，用以产生一第一逻辑数值；于该延迟参考时脉的该上升讯缘处来取样该第二延迟回授时脉，用以产生一第二逻辑数值；以及在该同步电路初始化时将该可变延迟量施加至该回授时脉，其前提为该等第一逻辑数值与第二逻辑数值均为二进制「1」。如申请专利范围第4项之方法，其进一步包括：于第一次出现该第二逻辑数值抵达二进制「0」而该第一逻辑数值仍为二进制「1」时，停止持续施加该可变延迟量给该回授时脉。如申请专利范围第4项之方法，其进一步包含：在该延迟线初始化时于一第一方向调整该延迟线的延迟，其前提为该等第一逻辑数值与第二逻辑数值均为二进制「1」。如申请专利范围第6项之方法，其进一步包括：于第一次出现该第二逻辑数值抵达二进制「0」而该第一逻辑数值仍为二进制「1」时，停止持续于一第一方向调整该延迟线的延迟。一种同步电路，其包括一延迟线(38)以接收一参考时脉(ClkREF)并且从中产生一输出时脉(Clkout)，一输入/输出模型(44)以从该输出时脉产生一回授时脉(ClkFB)；以及一相位侦测器(40)，其耦合至该延迟线以接收该回授时脉及该参考时脉，该同步电路之特征在于该相位侦测器配置成从该回授时脉产生一第一延迟回授时脉(FB1)以及一第二延迟回授时脉(FB2)，其中该第一延迟回授时脉具有相对该回授时脉之一可变延迟而该第二延迟回授时脉具有相对该第一延迟回授时脉之一固定延迟，且其中该相位侦测器进一步配置成依据该参考时脉、该第一延迟回授时脉、以及该第二延迟回授时脉之间的一相位关系来调整该延迟线的延迟。如申请专利范围第8项之电路，其中该相位侦测器进一步包含：一延迟单元(58)，用以提供一延迟给该参考时脉来获得一延迟参考时脉(ClkREFd)，并且其中该相位侦测器系配置成根据该延迟参考时脉、该第一延迟回授时脉以及该第二延迟回授信号之间的相位关系来调整该延迟线的延迟。如申请专利范围第9项之电路，其中由该延迟单元(58)所提供之延迟的数额系该第二延迟回授时脉相对该第一延迟回授时脉之固定延迟的数额的一半。如申请专利范围第8项之电路，其中该相位侦测器包含：一第一取样电路(62)，以在该第一延迟回授时脉之一上升讯缘处取样该第一延迟回授时脉来产生一第一逻辑数值；一第二取样电路(60)，以在该第二延迟回授时脉之一上升讯缘处取样该第二延迟回授时脉来产生一第二逻辑数值；以及一控制单元(66)，用以在该电路的初始化时施加该可变延迟量至该回授时脉，其前提为该等第一与第二逻辑数值皆为「1」。如申请专利范围第11项之电路，其中于第一次出现该第二逻辑数值达到一二进位「0」值而该第一逻辑数值仍为一二进位「1」时，该控制单元系停止持续施加该可变延迟量至该回授时脉。如申请专利范围第11项之电路，其中该控制单元在该同步电路初始化时配置成调整该延迟线的延迟，其前提为该等第一与第二逻辑数值均为二进位「1」。如申请专利范围第11项之电路，其中于第一次出现该第二逻辑数值达到二进位「0」而该第一逻辑数值仍为二进位「1」时，该控制单元系配置成停止调整该延迟线的延迟。 |
