| 主权项 |
一种半导体装置的制造方法，包括下列步骤：提供一基底；于一基底内定义一第一主动区及一第二主动区；形成一电极层于基底上，覆盖该第一主动区及该第二主动区；形成一第一牺牲层于该第二主动区上，对部份该电极层进行一第一掺杂制程以形成一第一功函数电极层于该第一主动区上；移除该第一牺牲层，并形成一第二牺牲层于该第一主动区上，对部份该电极层进行一第二掺杂制程以形成一第二功函数电极层于该第二主动区上；移除该第二牺牲层，并蚀刻该第一功函数电极层及第二功函数电极层之一部分，以形成具有一第一凸出部之一图案化之第一功函数电极层，及具有一第二凸出部之一图案化之第二功函数电极层；形成一硬罩幕层以覆盖该第一凸出部及该第二凸出部；形成一第三牺牲层于该第二主动区上，覆盖该图案化之第二功函数电极层；移除该图案化之第一功函数电极层之一部份，以保留位于该硬罩幕层下之该第一凸出部，作为第一功函数闸极结构；移除该第三牺牲层，并形成一第四牺牲层于该第一主动区上，覆盖该图案化之第一功函数电极层；移除该图案化之第二功函数电极层之一部分，以保留位于该硬罩幕层下之该第二凸出部，作为第二功函数闸极结构；以及移除该第四牺牲层。如申请专利范围第1项所述之半导体装置的制造方法，其中该第一牺牲层、该第二牺牲层、该第三牺牲层，或该第四牺牲层包含氧化物、氮化物，或氮氧化物。如申请专利范围第1项所述之半导体装置的制造方法，其中包含：移除该图案化之第一功函数电极层之一部份，以保留位于该硬罩幕层下之该第一凸出部，并使其该第一凸出部具有一第一底部宽度，该第一底部宽度可等于或小于该硬罩幕层之宽度，以作为一第一功函数闸极结构。如申请专利范围第1项所述之半导体装置的制造方法，其中包含：移除该图案化之第二功函数电极层之一部分，以保留位于该硬罩幕层下之该第二凸出部，并使其该第二凸出部具有一第二底部宽度，该第二底部宽度可等于或小于该硬罩幕层之宽度，以作为第二功函数闸极结构。如申请专利范围第1项所述之半导体装置的制造方法，更包含：使用一第一道光罩以图案化形成该第一牺牲层于该第二主动区上。如申请专利范围第1项所述之半导体装置的制造方法，更包含：使用一第二道光罩以图案化形成该第二牺牲层于该第一主动区上。如申请专利范围第1项所述之半导体装置的制造方法，更包含：使用该第一道光罩及该第二道光罩，分别图案化形成该第三牺牲层及该第四牺牲层于第二主动区及第一主动区上。如申请专利范围第1项所述之半导体装置的制造方法，更包括下列步骤：形成一介电层于该基底上，覆盖该第一主动区及该第二主动区。如申请专利范围第1项所述之半导体装置的制造方法，其中包括下列步骤：于形成该硬罩幕层前，于该第一及/或第二功凸出部上形成一顶部电极层。如申请专利范围第9项所述之半导体装置的制造方法，其中该顶部电极层包含金属。如申请专利范围第10项所述之半导体装置的制造方法，其中金属包含钨。如申请专利范围第1项所述之半导体装置的制造方法，其中该硬罩幕层包含氮化矽。如申请专利范围第1项所述之半导体装置的制造方法，其中该第一功函数电极层之蚀刻速率不同于该第二功函数电极层之蚀刻速率。如申请专利范围第1项所述之半导体装置的制造方法，其中该电极层包含多晶矽。如申请专利范围第11项所述之半导体装置的制造方法，其中该第一功函数电极层包含N型掺杂之多晶矽。如申请专利范围第12项所述之半导体装置的制造方法，其中该第二功函数电极层包含P型掺杂之多晶矽。如申请专利范围第13项所述之半导体装置的制造方法，其中该第一功函数电极层之蚀刻速率高于该第二功函数电极层之蚀刻速率。一种半导体装置的制造方法，包括下列步骤：提供一基底；于一基底内定义一第一主动区及一第二主动区；形成一电极层于基底上，覆盖该第一主动区及该第二主动区；使用一第一道光罩形成一第一牺牲层于该第二主动区上，对部份该电极层进行一第一掺杂制程以形成一第一功函数电极层于该第一主动区上；移除该第一牺牲层，并使用一第二道光罩形成一第二牺牲层于该第一主动区上，对部份该电极层进行一第二掺杂制程以形成一第二功函数电极层于该第二主动区上；移除该第二牺牲层，并蚀刻该第一功函数电极层及第二功函数电极层之一部分，以形成具有一第一凸出部之一图案化之第一功函数电极层，及具有一第二凸出部之一图案化之第二功函数电极层；形成一硬罩幕层以覆盖该第一凸出部及该第二凸出部；使用该第一道光罩形成一第三牺牲层于该第二主动区上，覆盖该图案化之第二功函数电极层；移除该图案化之第一功函数电极层之一部份，以保留位于该硬罩幕层下之该第一凸出部，作为第一功函数闸极结构；移除该第三牺牲层，并使用该第二道光罩形成一第四牺牲层于该第一主动区上，覆盖该图案化之第一功函数电极层；移除该图案化之第二功函数电极层之一部分，以保留位于该硬罩幕层下之该第二凸出部，作为第二功函数闸极结构；以及移除该第四牺牲层。如申请专利范围第18项所述之半导体装置的制造方法，其中包含：移除该图案化之第一功函数电极层之一部份，以保留位于该硬罩幕层下之该第一凸出部，并使其该第一凸出部具有一第一底部宽度，该第一底部宽度可等于或小于该硬罩幕层之宽度，以作为一第一功函数闸极结构。如申请专利范围第18项所述之半导体装置的制造方法，其中包含：移除该图案化之第二功函数电极层之一部分，以保留位于该硬罩幕层下之该第二凸出部，并使其该第二凸出部具有一第二底部宽度，该第二底部宽度可等于或小于该硬罩幕层之宽度，以作为第二功函数闸极结构。如申请专利范围第18项所述之半导体装置的制造方法，其中包括下列步骤：于形成该硬罩幕层前，于该第一及/或第二功凸出部上形成一顶部电极层。如申请专利范围第21项所述之半导体装置的制造方法，其中该顶部电极层包含金属。如申请专利范围第22项所述之半导体装置的制造方法，其中金属包含钨。如申请专利范围第18项所述之半导体装置的制造方法，其中该硬罩幕层包含氮化矽。如申请专利范围第18项所述之半导体装置的制造方法，其中该第一功函数电极层之蚀刻速率不同于该第二功函数电极层之蚀刻速率。 |
