| 主权项 |
一种阵列内连线之布局，包括：一元件阵列，配置于一基底上，该元件阵列具有多个元件；以及至少一转接区，配置于该基底上且于该些元件之间，其中该转接区包括：多条第一导电线，以一印刷方式沿第一方向配置于该基底上方且于该转接区内，用以选择性地连接该些元件之间的第一方向电性路径；多条第二导电线，以该印刷方式沿第二方向配置于该转接区内，且位于该些第一导电线与该基底之间，用以选择性地连接该些元件之间的第二方向电性路径；以及一绝缘层，配置于该转接区内，且配置于该些第一导电线与该些第二导电线之间，其中当该些第一导电线其中之一与该些第二导电线其中之一为电性连结时，该绝缘层于对应位置具有一开口，以便让该第一导电线与该第二导电线相互电性接触。如申请专利范围第1项所述阵列内连线之布局，其中该元件阵列为电晶体阵列。如申请专利范围第1项所述阵列内连线之布局，其中该些元件之间的第一方向电性路径与第二方向电性路径是以喷印方式形成之。如申请专利范围第1项所述阵列内连线之布局，其中该些元件之间的第一方向电性路径与第二方向电性路径是以网印方式形成之。如申请专利范范围第1项所述阵列内连线之布局，其中该些元件之间的第一方向电性路径与第二方向电性路径之形成方式与该些元件之内连线之形成方式相同。如申请专利范围第1项所述阵列内连线之布局，其中该绝缘层是以喷印方式形成之。如申请专利范围第1项所述阵列内连线之布局，其中该绝缘层是以网印方式形成之。如申请专利范围第1项所述阵列内连线之布局，更包括：多个金属块，配置于该转接区内且在该些第一导电线与该些第二导电线之交会位置，并位于该些第二导电线与该基底之间。如申请专利范围第1项所述阵列内连线之布局，其中该印刷方式包括网印。一种阵列内连线之布局，包括：一元件阵列，具有多个元件；多条第一方向电性路径，以非喷印方式沿第一方向配置于该些元件之间的第一方向空间内；多条第二方向电性路径，以非喷印方式沿第二方向配置于该些元件之间的第二方向空间内；以及至少一转接区，配置于该些元件之间，其中该转接区包括：多条第一导电线，沿第一方向配置于该转接区内，且分别连接该些第一方向电性路径；多条第二导电线，沿第二方向配置于该转接区内，且分别连接该些第二方向电性路径；以及一绝缘层，配置于该转接区内，且配置于该些第一导电线与该些第二导电线之间，其中当该些第一导电线其中之一与该些第二导电线其中之一为电性连结时，该绝缘层于对应位置具有一开口，以便让该第一导电线与该第二导电线相互电性接触。如申请专利范围第10项所述阵列内连线之布局，其中该些元件与该些第一方向电性路径之间的导电线，以及该些元件与该些第二方向电性路径之间的导电线，是以喷印方式形成之。如申请专利范围第10项所述阵列内连线之布局，其中该元件阵列为电晶体阵列。如申请专利范围第10项所述阵列内连线之布局，其中该些第一方向电性路径与该些第二方向电性路径是以网印方式形成之。如申请专利范围第10项所述阵列内连线之布局，其中该些第一方向电性路径与该些第二方向电性路径之形成方式与该些元件之内连线之形成方式相同。如申请专利范围第10项所述阵列内连线之布局，其中该些第一导电线或该些第二导电线是以网印方式形成之。如申请专利范围第10项所述阵列内连线之布局，其中该些第一导电线或该些第二导电线是以喷印方式形成之。如申请专利范围第10项所述阵列内连线之布局，其中该绝缘层是以喷印方式形成之。如申请专利范围第10项所述阵列内连线之布局，其中该绝缘层是以网印方式形成之。如申请专利范围第10项所述阵列内连线之布局，更包括：多个金属块，配置于该转接区内且在该些第一导电线与该些第二导电线之交会位置，并位于该些第二导电线与一基底之间。 |
